微電子封裝元件及其製備方法

2023-05-07 18:52:21 1

專利名稱：微電子封裝元件及其製備方法
技術領域：
本發明總體涉及微電子封裝，並且特別涉及封裝微電子元件的方法和製備微電子 封裝中使用的封裝元件的方法。
背景技術：
微電子封裝或封裝元件(如基板)在電子組件中廣泛使用。典型的封裝和封裝元 件通常包括介電材料片或板形式的介電材料，其具有大量在片或板上延伸的導電跡線。所 述跡線可設在一個層或多個層中，並由介電材料層隔開。所述封裝或封裝元件還可以包括 導電元件，如延伸穿過介電材料層以對不同層中的跡線進行互連的通孔襯套(liner)。在一 些情況中，將電路面板作為微電子封裝的元件使用。 微電子封裝通常包括具有一個或多個微電子器件的一個或多個基板，所述微電子 器件例如安裝在該基板上的一個或多個半導體晶片。基板的導電元件可以包括用於與較大 的基板或電路面板進行電連接的導電跡線和端子，由此便於獲得所期望的器件功能所需要 的電連接。晶片可以與跡線電連接，並因此與端子連接，以使所述封裝可通過將端子與較大 的電路面板上的接觸焊盤接合而安裝至較大的電路面板。例如，一些用於微電子封裝的基 板具有從介電元件延伸的引腳或觸點形式的端子。 儘管迄今本領域已投入了相當大的努力以開發微電子封裝和封裝元件及製備這 種器件的方法，但仍然需要進一步的改進。

發明內容
本發明的一個方面是製備封裝元件的方法。封裝元件可以具有頂部表面和遠離頂
部表面的底部表面。所述封裝元件可以通過將金屬片變形形成多個空心觸點而形成。所述
空心觸點可以包括朝上的第一觸點，所述第一觸點暴露在所述頂部表面處，以及多個朝下
的第二觸點，所述第二觸點暴露在底部表面處並可與所述第一觸點連接。所述第一和第二
觸點中的一些觸點可以與所述第一和第二觸點中的其他觸點電絕緣。可在所述第一和第二
觸點中的一些或所有觸點之間的空間內塗布介電材料。所述第一觸點中的一些觸點可以暴
露在頂部表面處，並且所述第二觸點中的一些觸點可以暴露在底部表面處。 本發明的另一方面是封裝微電子元件的方法。所述微電子元件可以通過形成封裝
元件來進行封裝。所述封裝元件可以具有頂部表面和遠離頂部表面的底部表面。可以通過
將金屬片變形形成多個空心觸點而形成所述封裝元件。所述空心觸點可以包括朝上的第一
觸點，所述第一觸點暴露在所述頂部表面處，以及多個朝下的第二觸點，所述第二觸點暴露
在所述底部表面處並可與所述第一觸點連接。所述第一和第二觸點中的一些觸點可以與所述第一和第二觸點中的其他觸點電絕緣。可在所述第一和第二觸點中的一些或所有觸點之 間的空間內塗布介電材料。所述第一觸點中的一些觸點可以暴露在頂部表面處，並且所述 第二觸點中的一些觸點可以暴露在底部表面處。微電子元件可以安裝在所述封裝元件的頂 部表面，並且可以將所述微電子元件與所述第一觸點或所述第二觸點中的至少一個觸點相 互電連接。 在本發明的另一方面中，封裝元件具有頂部表面和遠離頂部表面的底部表面。所 述封裝元件可包括具有多個空心觸點的變形的金屬片。所述空心觸點可以包括朝上的第一 觸點，以及多個朝下的第二觸點，所述第二觸點可與所述第一觸點連接。所述第一和第二觸 點中的一些觸點可以與所述第一和第二觸點中的其他觸點電絕緣。可在所述第一和第二觸 點中的一些或所有觸點之間的空間內布置介電材料。所述第一觸點中的一些觸點可以暴露 在頂部表面處，並且所述第二觸點中的一些觸點可以暴露在底部表面處。
在本發明的另一方面中，經封裝的微電子元件包含封裝元件。封裝元件具有頂部 表面和遠離頂部表面的底部表面。所述封裝元件可包括具有多個空心觸點的變形的金屬 片。所述空心觸點可以包括朝上的第一觸點，以及多個朝下的第二觸點，所述第二觸點可與 所述第一觸點連接。所述第一和第二觸點中的一些觸點可以與所述第一和第二觸點中的其 他觸點電絕緣。可在所述第一和第二觸點中的一些或所有觸點之間的空間內布置介電材 料。所述第一觸點中的一些觸點可以暴露在頂部表面處，並且所述第二觸點中的一些觸點 可以暴露在底部表面處。微電子元件可以安裝在所述封裝元件的頂部表面，並且可以與所 述第一觸點或所述第二觸點中的至少一個觸點進行相互電連接。 上述發明內容既不意味也不應該被理解為代表本發明的全部內容和範圍，從發明 詳述部分中，特別是當結合附圖時，本發明的其他方面將變得更明顯。


圖1是說明根據本發明的一個實施方案的方法的流程圖； 圖2A-2D是在圖1方法的製備步驟中，金屬片部分的平面圖(圖2A、2D)和截面圖 (圖2B、2C); 圖3A-3B是在根據本發明的實施方案的方法的後續步驟期間所製備的微電子元 件部分的示意性截面圖； 圖4A-4C是根據本發明的實施方案的方法的後續步驟期間所製備的微電子元件 部分的示意性截面圖和平面圖(圖4C); 圖5是根據本發明的實施方案的方法的後續步驟期間所製備的微電子元件部分 的示意圖； 圖6A-6B是根據本發明的實施方案的方法的後續步驟期間所製備的微電子元件 部分的截面圖和平面圖；以及 圖7A-7D是根據本發明的另外實施方案製備的微電子封裝的部分的示意性截面 圖。 在此，在可能的情況下，使用相同的附圖標記來表示各圖中共有的相同元件。為了
舉例說明的目的而簡化這些附圖中的圖像，且這些圖像不是按比例繪製的。 附圖顯示本發明的示例性實施方案，因此不能認為是對本發明的範圍的限制，本
6發明的範圍也包括其他效果相同的實施方案。
發明詳述 圖1示出了根據本發明的一個實施方案製備封裝元件的方法100的流程圖。所述 方法100包括在微電子元件封裝期間進行的處理步驟。在一些實施方案中，這些處理步驟 以所描繪的次序進行。在可選的實施方案中，這些步驟中的至少兩個步驟可同時進行或以 不同的次序進行。儘管在圖1中沒有示出，可以在圖1中描繪的步驟之間(例如在封裝過程 中)進行例如子步驟和輔助步驟(如在處理反應器間的轉移、清洗子步驟、過程控制子步驟 等)。附圖中的截面圖任意地沿使用方法100製備的微電子封裝的金屬片的中心線A-A(僅 在圖2A中示出)取得。 在根據本發明的一個實施方案的方法的步驟104中，提供了導電金屬片200。金屬 片200具有周邊202 (圖2A-2B)。理想地，所述片200主要由金屬組成。所述片200的厚度 204通常選自約5至75 ii m的範圍。所述金屬片主要由銅組成，並且可以包括銅合金(如銅 和鋅、銅和錫、銅和鋁、銅和矽、銅和鎳和/或銅和銀的合金)，並且包括但不限於黃銅、磷青 銅、鋁青銅和矽青銅。也可以使用主要由鋁或鋁合金組成的金屬片。 在步驟106中，通過將片200變形而形成多個空心觸點210 (圖2C)。形成朝上的 第一觸點210A，其暴露在頂部表面210B處。多個朝下的第二觸點210C暴露在底部表面 210D處。所述第一觸點210A和第二觸點210C通過在所述變形過程中產生的金屬壁205連 接。以箭頭206指示的觸點210的寬度通常在約100至1000 P m的範圍內選擇，如200至 300iim。觸點210A、210C可以在以箭頭207指示的厚度上基本均勻。在圖2D的平面圖中 顯示了觸點210A和210C的示例性排布。 在步驟106中，觸點210通過使用衝壓操作來使片200變形而形成。所述衝壓操 作可以包括對片200施加熱和/或壓力，任選地，如圖3A和3B所示，將所述片200在第一 壓模212和第二壓模214之間擠壓，以產生變形的金屬片201 。可使用多個壓模對片200進 行變形，以形成空心觸點210。 第一壓模212是具有突出部216和凹陷部218的陽模，第二壓模214是具有互補 的突出部221和凹陷部222的陰模，以形成空心觸點210。將壓模212、214固定於壓力機 (未示出)，如液壓金屬衝壓機，其在多種方法中都可使用。 壓模212在箭頭218的方向向上和向下運動(圖3B)，從而將金屬片200變形，以 形成多個空心觸點210。可將所述金屬片200在一個或多個壓力機行程下變形為最終的構 造201 。本領域技術人員已知獲得元件201最佳形狀所需的衝壓參數，如基本上均勻的壁厚 度和最小廢品率。 還應該理解，在其他因素中，取決於金屬片200的尺寸、所述壓模的尺寸、衝壓設 備的容量、生產需求和經濟規模，可將所公開的衝壓處理用於形成一個封裝元件，或者同時 形成多個封裝元件。 形成所述觸點210的位置便於正在製備中的微電子元件的電路元件之間的連接。 這樣的觸點可以具有不同的形狀因子，並且可將其安排在例如間距在100至10000 ii m範圍 內的一個或多個柵格狀圖案中。 在所述方法的下一個階段中，在步驟108，將介電層220塗布於元件201 (圖 4A-4B)。在觸點210之間引入可流動的組合物以形成介電層。所述組合物可包括多種介電或介電形成材料，例如但不限於熱塑性和熱固性材料、環氧化物、液晶聚合物(LCP)和聚醯
亞胺。介電材料的選擇將取決於所述塗布方法和對特殊應用的介電要求。 例如，可使用通過化學反應固化以形成聚合介電材料(如環氧化物和聚醯亞胺)
的組合物。在其他情況中，所述可流動的組合物可以是在高溫下變為可流動的、並且通過冷
卻可固化為固體狀態的組合物。 介電層220可以與變形片201的部分形成界面。所述介電材料還可包括一種或多 種影響所述介電層220性質的添加劑。例如，這樣的添加劑可包括顆粒材料如二氧化矽或 其他的無機介電材料，或纖維狀增強物如短玻璃纖維，以增大所述材料的強度、粘合和/或 介電性質。 可使用注射成型方法來塗布所述介電材料。在注射成型方法中，變形金屬片201 夾於壓力板222、配合元件(counter element) 226 (以虛線表示)以及成型工具230 (圖4B) 之間。配合元件226緊靠觸點210的底部表面210D，並且將所述可流動的組合物注入或以 其他方式提供或引入變形金屬片200和配合元件226之間的空間內。 在圖4B中示出的具體實施方案中，通過至少一個在配合元件226中的開口或門 (gate) 227注入所述介電材料(如圖所示)。其後，將壓力平板222、配合元件226和成型 工具230移去(圖4A)。 一般地，在成型步驟完成時，觸點210的表面210D、210B無成型組 合物。在一些情況中，成型組合物的薄膜可覆蓋所述觸點中的一些或所有觸點的底部表面 210D或頂部表面210B。如果發生這樣的情況，可通過將所述已成型介電層的表面暴露於短 暫的等離子體蝕刻或灰化過程來去除所述薄膜，所述過程腐蝕所述已成型介電材料，並因 此提供潔淨、無介電材料的接觸表面。 如圖4C中所示，金屬片200可以是包括多個片200的較大的框架246的一部分。 在該實施方案中，成型工具的壓力板和配合元件在框架246上延伸，並且可以通過多個定 位部件(registration features) 244與所述框架定位。在所述成型過程中，將成型組合物 通過單獨的門引入變形片201和配合元件之間的空間中，所述單獨的門可流動地聯接到成 型工具的流道系統(runner system)(未示出)。在成型過程一完成就將壓力板和配合元件 移除之後，可從框架上將變形片201分離(例如切開)。這樣的分離也可在下述的步驟110 後進行。 可選地，可通過模版(stencil)或絲網(screen)在觸點210之間的空間中引入流 體介質材料以形成介電層220而塗布介電材料220。如圖5所示，具有材料可流過的開口區 域254和防止材料流動的固體區域258的模版或掩膜材料250可被塗布於變形金屬片201 的頂部表面或底部表面中的一個或兩個表面。可通過使用常規材料和熟知的光刻技術制 備所述模版或掩膜。在箭頭266方向拉動柔性塗布器(flexible即plicator)(如塗刷器 262)，以將介電材料220塗布在如上在圖4A-B中示出的所述第一和第二觸點中至少一些觸 點之間的空間內。 可手工或通過使用自動化方法來塗布介電材料220，以便例如控制過程參數，例如 塗布壓力、分配的介電材料的量和速率、塗布器的停留時間以及過程溫度。在絲網或模版印 刷的情況中，一些介電材料可能不需要在壓力下進行塗布。 可在一個或多個步驟中進行介電材料的塗布。當希望掩蔽某些區域以防止所述介 電材料的沉積時，可使用模版，同樣地，可使用絲網或篩網材料以使受控量的介電材料以任意希望的幾何圖案流入所述第一和第二觸點中至少一些觸點之間的空間內。 可採用其他常用方法塗布介電材料，如旋壓成形(spin-forming)可流動的介電
材料或將介電片材料層壓至如前面圖4A-B中示出的所述第一和第二觸點之間的空間內。
不管使用何種塗布方法，可採用如上所述清理技術以從所述觸點上去除多餘的介電材料。 根據前述內容，介電層219具有主表面214，其可任選地與底觸點210C的暴露面
210D(圖4A-B)共面。介電層219也具有頂部表面218，其可任選地填充上觸點210C下方
的全部空間。 在步驟110中，可通過以下的方法來限定金屬片中的跡線以光刻方式限定覆蓋 變形金屬片201的掩膜層，並根據所述掩膜層蝕刻所述變形金屬片，以使如圖6A-B所示的 第一觸點210A和第二觸點210C與其他的第一和第二觸點210A、210C電絕緣。可使用任何 適合的金屬去除技術或方法。 觸點210A、210C在封裝元件202中電連接在一起(圖6A)。各個觸點210A、210C 可與另一觸點連接。但是，一些觸點可能"懸空(float)"，即不與其他觸點電連接。
如圖6A-B所示，至少一個觸點210F可以是外圍觸點，其具有閉合環路圖案，並且 圍繞至少一些觸點，如圖6A-B中所示。在所述實施方案中，作為外圍觸點的外圍觸點210F 還可以包括接觸區域210E，其寬度比所述觸點的其他部分的寬度小。在操作中，所述外圍觸 點可減少相同或相鄰器件上的電路間的電磁幹擾(EMI)。 跡線230可以具有不同的寬度，包括比觸點210的寬度更小或更大的寬度，因此便 於製備具有高布線密度(routing density)的微電子封裝。 一般而言，跡線230的寬度選 自約5至100iim(如20-40 iim)的範圍，但是，跡線的部分或一些跡線可具有大於100 y m 的寬度。 如在圖7A中所示，可通過粘合劑248將微電子元件(如半導體晶片240)安裝在 封裝元件202上，並且可通過接合線244將微電子元件連接至導電觸點以形成封裝。
可選地，如圖7B所示，封裝元件202可以包括熱導體260，其具有暴露在頂部表面 264處的頂部，至少一個暴露在底部表面268處的底面，以及在頂部和底部之間延伸的壁 272。可通過基本上如上所討論的方法製備這樣的封裝元件。 所述封裝元件可包括在變形金屬片201的一個或多個區域中的一個或多個熱導 體。所述熱導體可用在任何地方，但在晶片上安裝了高功率和/或高密度部件的地方，特別 可用於散熱。由於散熱能力增強，該特徵可有助於高密度封裝、高功耗晶片的封裝和/或可 靠性的提高。 如關於圖7A所討論的，用粘合劑248(如晶片粘接劑(die attach adhesive))將 微電子元件(如半導體晶片240)安裝至封裝元件202，該粘合劑248可任選地置於空心空 間中，該空心空間覆蓋底觸點210D並且通過接合線244與晶片的導電觸點(未示出)電連 接。可使用標準引線接合技術將觸點210連接至晶片240。 可將微電子元件240安裝並與所述封裝元件互連以形成經封裝的微電子元件。如 圖7C所示，用粘合劑248將微電子元件240(如半導體晶片)安裝至封裝元件202，粘合劑 248任選地置於空心空間210中，該空心空間210覆蓋底觸點210D並且通過接合線246與 晶片240的導電觸點(未示出)電連接。在該實施方案中，通過標準引線接合方法，接合線 246將晶片240的中部區域245與觸點210C連接。
在圖7D所示出的微電子封裝280實施方案中，用粘合劑248將微電子元件(如半導體晶片240)安裝至封裝元件202，粘合劑248任選地置於空心空間210中，該空心空間210處於底觸點210D之上並且通過焊球290與晶片240的導電觸點(未示出)電連接。可使用在本工業領域中熟知的標準球焊技術。 可將上述組件互連以形成多組件封裝，該多組件封裝包含兩個以上的組件或不同類型的組件。 儘管在此已經參考特定實施方案描述了本發明，但應該理解這些實施方案僅舉例說明了本發明的原理和應用。因此，應該理解可對說明性實施方案進行許多修改，在不脫離所附權利要求所限定的本發明的精神和範圍的情況下，可設計其他布置。
權利要求
製備封裝元件的方法，所述封裝元件具有頂部表面和遠離所述頂部表面的底部表面，所述方法包括以下步驟(i)使金屬片變形以形成多個空心觸點，所述空心觸點包括朝上的第一觸點和多個朝下的第二觸點，所述第一觸點暴露在所述頂部表面處，所述第二觸點暴露在所述底部表面處並與所述第一觸點連接，所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣；並(ii)在所述第一和第二觸點中的至少一些觸點之間的空間內塗布介電材料，所述第一觸點暴露在所述頂部表面處，並且所述第二觸點暴露在所述底部表面處。
2. 根據權利要求l所述的方法，其中步驟(i)包括衝壓所述金屬片以形成所述多個空心觸點。
3. 根據權利要求1所述的方法，其中使所述金屬片在第一壓模和第二壓模之間變形以形成所述多個空心觸點。
4. 根據權利要求1所述的方法，其還包括以光刻方式限定覆蓋所述變形金屬片的掩膜層，並且按照所述掩膜層蝕刻所述變形金屬片，以使所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣。
5. 根據權利要求1所述的方法，其中通過使介電材料流過模版或絲網中的至少一種來塗布所述介電材料。
6. 根據權利要求1所述的方法，其中用旋塗方法來塗布所述介電材料。
7. 根據權利要求1所述的方法，其中用注射成型方法來塗布所述介電材料。
8. 根據權利要求1所述的方法，其中通過將介電片層壓至所述頂部表面或底部表面中的至少一個表面上來塗布所述介電材料。
9. 根據權利要求1所述的方法，其中所述金屬片主要由銅組成。
10. 根據權利要求1所述的方法，其中所述介電材料包括環氧化物。
11. 封裝微電子元件的方法，其包括以下步驟(a) 形成具有頂部表面和遠離所述頂部表面的底部表面的封裝元件，所述封裝元件通過以下步驟來成形(i)使金屬片變形以形成多個空心觸點，所述空心觸點包括朝上的第一觸點和多個朝下的第二觸點，所述第一觸點暴露在所述頂部表面處，所述第二觸點暴露在所述底部表面處並與所述第一觸點連接，所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣；並(ii)在所述第一和第二觸點中的至少一些觸點之間的空間內塗布介電材料，所述第一觸點暴露在所述頂部表面處，並且所述第二觸點暴露在所述底部表面處，以及(b) 將微電子元件安裝至所述封裝元件的頂部表面，並且將所述微電子元件與所述第一觸點或第二觸點中的至少一個觸點相互電連接。
12. 根據權利要求ll所述的方法，其中步驟(a)包括衝壓所述金屬片以形成所述多個空心觸點。
13. 根據權利要求ll所述的方法，其中步驟(a)包括使所述金屬片在第一壓模和第二
14. 根據權利要求ll所述的方法，其中步驟(a)還包括以光刻方式限定覆蓋所述變形金屬片的掩膜層，並且按照所述掩膜層蝕刻所述變形金屬片，以使所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣。
15. 根據權利要求11所述的方法，其中通過使流體介電材料流過模版或絲網中的至少一種來塗布所述介電材料。
16. 根據權利要求11所述的方法，其中用旋塗方法來塗布所述介電材料。
17. 根據權利要求11所述的方法，其中用注射成型方法來塗布所述介電材料。
18. 根據權利要求11所述的方法，其中通過將介電片材料層壓至所述頂部表面或底部表面中的至少一個表面上來塗布所述介電材料。
19. 根據權利要求11所述的方法，其中所述金屬片主要由銅組成。
20. 根據權利要求11所述的方法，其中所述介電材料包括環氧化物。
21. 封裝元件，其具有頂部表面和遠離所述頂部表面的底部表面，所述封裝元件包括(i) 具有多個空心觸點的變形金屬片，所述空心觸點包括朝上的第一觸點，以及多個與所述第一觸點連接的朝下的第二觸點，所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣；以及(ii) 介電材料，其置於所述第一和第二觸點中至少一些觸點之間的空間中，其中所述第一觸點暴露在所述頂部表面處，並且所述第二觸點暴露在所述底部表面處。
22. 根據權利要求21所述的封裝元件，其中所述變形金屬片包括連接所述第一觸點與所述第二觸點的壁，其中所述變形金屬片在所述第一和第二觸點以及所述壁具有基本上均勻的厚度。
23. 根據權利要求21所述的封裝元件，其中所述介電材料包括至少一種選自環氧化物、液晶聚合物和聚醯亞胺的材料。
24. 根據權利要求21所述的封裝元件，其中所述變形金屬片主要由銅組成。
25. 根據權利要求21所述的封裝元件，其中所述變形金屬片還包括熱導體，所述熱導體具有暴露在所述頂部表面處的頂部、至少一個暴露在所述底部表面處的底面以及在所述頂部和底部之間延伸的壁。
26. 根據權利要求21所述的封裝元件，其中所述底面的面積大於任何一個所述第二觸點的面積。
27. 經封裝的微電子元件，其包括(a) 具有頂部表面和遠離所述頂部表面的底部表面的封裝元件，所述封裝元件包括(i)具有多個空心觸點的變形金屬片，所述空心觸點包括朝上的第一觸點，以及多個與所述第一觸點連接的朝下的第二觸點，所述第一和第二觸點中的至少一些觸點與所述第一和第二觸點中的其他觸點電絕緣；以及(ii)介電材料，其置於所述第一和第二觸點中至少一些觸點之間的空間中，其中所述第一觸點暴露在所述頂部表面處，並且所述第二觸點暴露在所述底部表面處，以及(b) 微電子元件，其安裝在所述封裝元件頂部表面並且與所述第一觸點或第二觸點中的至少一個觸點相互電連接。
28. 根據權利要求27所述的經封裝的微電子元件，其中所述變形金屬片包括連接所述第一觸點與所述第二觸點的壁，其中所述變形金屬片在所述第一和第二觸點以及所述壁具有基本上均勻的厚度。
29. 根據權利要求27所述的經封裝的微電子元件，其中所述介電材料包括至少一種選自環氧化物、液晶聚合物和聚醯亞胺的材料。
30. 根據權利要求27所述的經封裝的微電子元件，其中所述變形金屬片主要由銅組成。
31. 根據權利要求27所述的經封裝的微電子元件，其中所述變形金屬片還包括熱導體，所述熱導體具有暴露在所述頂部表面處的頂部、至少一個暴露在所述底部表面處的底面以及在所述頂部和底部之間延伸的壁。
32. 根據權利要求31所述的經封裝的微電子元件，其中所述底面的面積大於任何一個所述第二觸點的面積。
33. 根據權利要求31所述的經封裝的微電子元件，其中所述底面與所述微電子元件對齊。
全文摘要
本申請公開了具有介電層(220)的微電子封裝元件(202)和封裝(280)，以及製備該元件(202)和封裝(280)的方法。所述元件(202)和封裝(280)可有利地用於具有高布線密度的微電子組件中。
文檔編號H01L23/28GK101785101SQ200880103806
公開日2010年7月21日 申請日期2008年6月27日 優先權日2007年7月12日
發明者B·哈巴 申請人:泰塞拉公司