高摻雜注入光刻膠的剝離工藝的製作方法
2023-05-07 11:37:16
專利名稱：高摻雜注入光刻膠的剝離工藝的製作方法
技術領域：
本發明涉及半導體工藝，尤其是一種光刻膠的剝離工藝，該光刻膠特指用於高摻 雜注入的光刻膠。
背景技術：
光刻膠是一種常見的用於半導體基底高摻雜注入的掩模，常用於以下幾種半導 體結構的形成過程源/漏、淺摻雜漏極(Lightly Doped Drain，簡稱LDD)、倍擴散漏極 (Doubled Diffused Drain，簡稱DDD)等。以光刻膠為掩模完成基底的高摻雜注入之後，一 般利用氧以及/或者氮的等離子體進行幹法刻蝕以剝離光刻膠，該方法又稱灰化法。然而， 對於高摻雜注入光刻膠的剝離工藝(High Dose Implantation Strip，簡稱HDIS)來說，面 臨較大的挑戰。參見附圖1，當以圖形化的光刻膠2為掩模對基底1進行離子注入時，光刻膠的頂 部以及側部由於受到離子的轟擊而得到強化，形成了質地相對較為緻密的外殼21，而被外 殼21包圍的內層22由於未受到離子轟擊而仍然保持原來的強度，質地相對較為疏鬆。顯 而易見，在進行光刻膠剝離時，外殼21的剝離速度相對內層22要緩慢一些，為了徹底去除 光刻膠、避免殘留，工程師通常會引入過刻蝕工藝以去除所有的光刻膠2。整個剝離過程會 導致基底的損傷，造成基底中功能器件的破壞，較常見的一種損傷是基底內矽或者矽鍺的 過度缺失，而矽或者鍺都是導電體，當其缺失之後會引起電阻的變化，嚴重影響器件的電學 性能以及良率指標。
發明內容
本發明所要解決的技術問題是如何在高摻雜注入光刻膠的剝離工藝中儘量減輕 基底內矽或者矽鍺的缺失。為實現上述目的，本發明所採用的技術手段是一種高摻雜注入光刻膠的剝離工 藝，在所述剝離工藝之前，包括如下工藝(a)提供基底，在基底上形成圖形化的光刻膠； (b)以所述圖形化的光刻膠為掩模對基底進行高摻雜注入；所述剝離工藝為(c)採用灰化 法一步剝離所有光刻膠，且在該步驟中，光刻膠的去除速率大於等於20000A/min。本發明具有的優點是通過提高光刻膠的去除速率可以達到一步剝離所有光刻膠 的目的，而不需要採用過刻蝕的步驟，由此可以減小基底上矽、矽鍺的損失，例如可以減小 23 ~ 30A的基底損失；可以提高器件良率，例如可以將器件的良率提高10% 20%。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其它目 的、特徵和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。並未刻意按 實際尺寸等比例縮放繪製附圖，重點在於示出本發明的主旨。圖1為圖形化的光刻膠在進行離子注入時受到強化的示意圖2為高摻雜注入光刻膠剝離之後基底損傷示意圖；圖3為高摻雜注入以及剝離工藝的原理圖。
具體實施方式
本發明的主旨可以應用到各種高摻雜注入光刻膠的剝離工藝中，典型的高摻雜注 入工藝包括CMOS器件或者功率MOS器件的源/漏極注入工藝。在該剝離工藝之前，包括以下工藝(a)提供基底，在基底上形成圖形化的光刻 膠；(b)以所述圖形化的光刻膠為掩模對基底進行高摻雜注入。所述基底可以為矽襯底或者是矽鍺襯底，也可以是已經形成了柵極等圖案的襯 底。在基底上旋塗液態的光刻膠，軟烘，曝光，顯影，形成圖形化的光刻膠，所述圖形化的光 刻膠出露部分基底。以圖形化的光刻膠為掩模對基底進行高摻雜注入，所述高摻雜注入為 現有技術中的常見工藝，對於本發明來說，高摻雜注入主要是指摻雜濃度大於1015/cm2，摻 雜能量10 IOOKeV或者更高。參見圖1，以光刻膠2為掩模對基底1進行高摻雜注入時，光刻膠2受到離子的轟 擊而具有強化的頂部及側部，所述強化的頂部及側部構成光刻膠2的外殼21，而包裹在外 殼21內的內層22的光刻膠則因為未被強化而保留原始質地(高摻雜注入之前光刻膠的質 地)，質地較疏鬆。其中，外殼21與內層22之間有一質地漸變的過渡區，而並不是階躍的； 在某些場合中，可以將具有原始質地2倍或者3倍硬度的光刻膠2定義為外殼21。由於外 殼21與內層22的刻蝕速率不相同，因此高摻雜注入光刻膠的剝離工藝成為困擾業界工程 師的難題。並且，當摻雜濃度較大、摻雜能量較高時會導致光刻膠的外殼21更為緻密，外殼 21與內層22的刻蝕速率差別會更大。為了徹底去除光刻膠2，工程師往往引入過刻蝕工藝， 那麼在整個的剝離光刻膠的過程中，基底1的暴露部分將受到長時間的刻蝕而導致高度的 缺失。本實施例採用如下工藝剝離高摻雜注入光刻膠(C)採用灰化法一步剝離所有光 刻膠，且在該步驟中，光刻膠的去除速率大於等於20000A/min。在現有工藝中，高摻雜注入光刻膠的去除速率一般小於10000A/min,而本發明 將該速率大幅提高至大於等於20000A/min。發明人發現，通過增大光刻膠的去除速率之 後，僅通過主刻蝕步驟即能去除所有光刻膠而沒有光刻膠剩餘，因此並不需要引入過刻蝕 工藝。究其原因可能是光刻膠的去除速率增大之後，對於外殼21與內層22的刻蝕速率差 別減小。發明人採用實驗的方式驗證了該剝離工藝的有益效果。實驗一準備兩片矽襯底晶圓A、B，在A、B上的多處(例如30 100處)採用同樣的工藝形 成圖形化的光刻膠、以所述光刻膠為掩模對矽襯底進行高摻雜注入，此時被摻雜的矽襯底 (暴露的矽襯底)與未被摻雜的矽襯底(被光刻膠覆蓋的矽襯底)是等高的。對A採用平 均速率為22821 A/min的光刻膠剝離工藝，剝離速率分布範圍是21381 ~23892A/min,
通過主刻蝕的步驟即去除所有光刻膠；對B採用平均速率為8209 A/min的光刻膠剝離工 藝，剝離速率分布範圍是7548 ~ 9092A/min,採用主刻蝕的步驟去除大部分光刻膠，剩餘 位於光刻膠塊外圍位置的被強化的光刻膠，再引入過刻蝕步驟去除剩餘的光刻膠。此時A、 B上被摻雜的矽襯底均出現凹陷，參見圖2。
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對A、B的矽襯底損失進行量測，量測方法是將被摻雜的矽襯底的高度與未被摻雜 的矽襯底的高度進行比較。量測結果表明，A的矽襯底高度損失平均為33 A,即被摻雜的矽 襯底凹陷33 A; B的矽襯底高度損失平均為62 A,即被摻雜的矽襯底凹陷62 A。從實驗結 果可知，採用大剝離速率之後，可減小矽襯底的矽缺失。實驗二實驗方法與實驗一大致相同，只是採用矽鍺襯底C、D，對C採用平均速率為 25765A/min的光刻膠剝離工藝，對D採用平均速率為901lA/min的光刻膠剝離工藝。對C、D的矽鍺襯底損失進行量測，量測結果表明，C的矽鍺襯底高度損失67 A,D 的矽鍺襯底高度損失90 Α,相差23A。可知，採用大剝離速率之後，可減小矽鍺襯底的矽鍺 缺失。實驗三將該光刻膠剝離工藝應用在某一款CMOS器件的源/漏注入工藝中，傳統方法在 源/漏注入之後採用平均速率小於10000A/min的光刻膠剝離工藝，而本實驗中引入速率 分別為20000、22000、M000J6000、28000A/min的光刻膠剝離工藝。通過實驗可知，傳統 方法的矽襯底高度損失平均為63 A，而採用新工藝之後矽襯底高度損失平均為33A,相差 30人;採用新工藝之後，器件的良率相比傳統方法平均10% 20%。通過上述實驗，表明本發明的方法在減小矽、矽鍺損失方面，在提高器件良率方面 均有較大成效。為了提高光刻膠的剝離速度，實際生產中可以提高刻蝕離子的濃度。例如可以 採用以下工藝參數工藝腔壓力300 3000毫託；溫度260 280°C ；氧氣流量3000 4500sccm ；氫氣氮氣混合氣體500 lOOOsccm，其中氮氣佔90% 95%體積。在上述工藝 條件下，光刻膠的剝離速率可以達到20000 28000A/min。在某些場合下，通過降低刻蝕 氣體中的氧氣的流量、提高氫氣氮氣混合氣體的流量也可以達到上述剝離速度，此時的工 藝參數為工藝腔壓力300 3000毫託；溫度260 280°C ；氧氣流量300 800sCCm ；氫 氣氮氣混合氣體4000 5000SCCm，其中氮氣佔90% 95%體積。實驗表明，通過採用上述 流量的刻蝕氣體，均能夠起到減小襯底矽、矽鍺損失的效果。本發明雖然以較佳實施例公開如上，但其並不是用來限定權利要求，任何本領域 技術人員在不脫離本發明的精神和範圍內，都可以做出可能的變動和修改，因此本發明的 保護範圍應當以本發明權利要求所界定的範圍為準。
權利要求
1.一種高摻雜注入光刻膠的剝離工藝，在所述剝離工藝之前，包括如下工藝(a)提供 基底，在基底上形成圖形化的光刻膠；(b)以所述圖形化的光刻膠為掩模對基底進行高摻 雜注入；其特徵在於，所述剝離工藝為(c)採用灰化法一步剝離所有光刻膠，且在該步驟 中，光刻膠的去除速率大於等於20000A/min。
2.根據權利要求1所述的剝離工藝，其特徵在於光刻膠的去除速率為大於等於 20000 A/min且小於等於28000A/min。
3.根據權利要求1所述的剝離工藝，其特徵在於所述剝離工藝的工藝參數為工藝腔 壓力300 3000毫託；溫度260 280°C ；氧氣流量3000 4500sccm ；氫氣氮氣混合氣體 500 lOOOsccm，其中氮氣佔90% 95%體積。
4.根據權利要求1所述的剝離工藝，其特徵在於所述剝離工藝的工藝參數為工藝 腔壓力300 3000毫託；溫度260 280°C ；氧氣流量300 800sccm ；氫氣氮氣混合氣體 4000 5000sccm，其中氮氣佔90% 95%體積。
全文摘要
本發明涉及一種高摻雜注入光刻膠的剝離工藝，屬於半導體技術領域。在所述剝離工藝之前，包括如下工藝(a)提供基底，在基底上形成圖形化的光刻膠；(b)以所述圖形化的光刻膠為掩模對基底進行高摻雜注入；所述剝離工藝為(c)採用灰化法一步剝離全部光刻膠，且在該步驟中，光刻膠的去除速率大於等於本發明具有的優點是通過提高光刻膠的去除速率可以減小基底上矽、矽鍺的損失，可以提高器件良率。
文檔編號H01L21/266GK102148152SQ20101906302
公開日2011年8月10日 申請日期2010年2月5日 優先權日2010年2月5日
發明者孟曉瑩, 沈滿華, 王新鵬 申請人:中芯國際集成電路製造(上海)有限公司