形成具有低柵電阻的溝槽柵電晶體的結構及方法

2023-05-07 11:06:36

專利名稱：形成具有低柵電阻的溝槽柵電晶體的結構及方法
技術領域：
本發明總體上涉及半導體技術，並且更具體地涉及具有低柵電阻的溝槽柵(槽 柵，trench gate)場效應電晶體(FET)以及形成其的方法。
背景技術：
一般,η-溝槽柵功率(η-溝道槽柵功率，n-channel trench-gat印ower)MOSFET包 括η-型襯底，其上形成有η-型外延層。襯底包括有(embody) MOSFET的漏極(drain)。ρ-型 體區延伸到外延層中。溝槽延伸穿過體區並進入由體區和襯底界定的外延層的部分(通常 稱為漂移區)。柵極介電層形成在每個溝槽的側壁和底部上。源區在溝槽的側面。重體區 形成在相鄰源區之間的體區中。柵電極(例如，由多晶矽製成)填充溝槽並包括有MOSFET 的柵極。介質蓋(dielectric cap)覆蓋溝槽並且部分地在源區上延伸。頂側金屬層電接 觸源區和重體區。底側金屬層接觸襯底。已經良好記載了由於在這樣的溝槽柵電晶體以及它們的屏蔽柵極變型中的柵電 阻降低導致電晶體性能提高。然而，至今提出的用於降低柵電阻的技術取得的成功很有限。 因此，對於低柵電阻溝槽化柵電晶體以及用於形成這樣的電晶體的方法存在需要。

發明內容
根據本發明的一個實施方式，一種場效應電晶體包括在第二導電類型的半導體區 上方的第一導電類型的體區，使得該體區與半導體區形成p-n結。溝槽延伸穿過體區並在 半導體區中終止。第二導電類型的源區在鄰近溝槽的體區上方延伸，使得源區與體區形成 p-n結。柵極介電層襯於(內襯於或作為...的內襯，line)每個溝槽的側壁。金屬襯裡襯 於每個溝槽中的柵極介電層。包含金屬材料的柵電極設置在每個溝槽中。在一個實施方式中，接觸開口(contact opening)延伸到在相鄰溝槽之間的 體區中。第一導電類型的重體區沿著每個接觸開口的底部在每個體區中延伸。互聯層 (interconnect layer)填充每個接觸開口，並沿接觸開口的側壁直接接觸源區。在另一實施方式中，源區的頂表面完全被介質蓋材料覆蓋，使得互聯層僅沿接觸 開口的側壁與源區直接接觸。在另一實施方式中，柵極介電層包括高_k電介質。在另一實施方式中，每個溝槽進一步包括設置在柵電極下方的屏蔽電極。柵電極 和屏蔽電極通過電極間介電層彼此絕緣。在另一實施方式中，每個溝槽進一步包括沿著在柵電極下方的溝槽的底部延伸的 厚底介電。
根據本發明的另一實施方式，一種形成場效應電晶體的方法包括在第二導電類型 的半導體區中形成第一導電類型的體區，使得體區與半導體區形成p-n結。形成延伸到半 導體區中的溝槽。在鄰近溝槽的體區上方形成第二導電類型的源區，使得源區與體區形成 p-n結。形成襯於每個溝槽側壁的柵極介電層。形成襯於每個溝槽中的柵極介電層的金屬 襯裡。在每個溝槽中形成金屬柵電極。在一個實施方式中，該方法進一步包括形成延伸到在相鄰溝槽之間的體區中的接 觸開口。形成沿著每個接觸開口的底部在每個體區中延伸的第一導電類型的重體區。形成 填充每個接觸開口且沿接觸開口的側壁直接接觸源區的互聯層。在另一實施方式中，形成完全覆蓋源區的頂表面的介質蓋材料，以使互聯層僅沿 接觸開口的側壁直接接觸源區。在另一實施方式中，柵極介電層包括高_k電介質。在另一實施方式中，在形成柵電極之前形成襯於每個溝槽的下側壁和底部的屏 蔽介電層；在每個溝槽的下部分中形成屏蔽電極；以及在屏蔽電極方法的每個溝槽中形成 電極間介電層。在另一實施方式中，在形成金屬柵電極之前在每個溝槽中形成多晶矽柵極材料； 以及從每個溝槽中去除多晶矽柵極材料。在另一實施方式中，金屬材料包括鎢。在另一實施方式中，金屬柵電極在形成體區之後形成。


圖1A-1F是簡化的剖視圖，示出了根據本發明一個實施方式的用於形成屏蔽柵極 溝槽MOSFET的示例性方法；圖2是簡化的剖視圖，示出了根據本發明一個實施方式的示例性溝槽柵功率 MOSFET ；以及圖3是對應於圖2中的示例性剖視圖，並且提供用於示出根據本發明一個實施方 式的溝槽和各種其他區的輪廓的更準確表示。
具體實施例方式根據本發明的實施方式，描述了涉及集成電路和它們的加工技術。更具體地，在一 些實施方式中，功率場效應電晶體(FET)包括金屬柵電極，以相比於傳統多晶矽柵極有利 地顯著降低柵電阻。公開了一種簡單的工藝技術，其中在不使用任何掩蔽步驟的情況下，根 據常規技術在溝槽中形成的多晶矽柵電極被去除並用金屬柵電極替代。在不需要額外的掩 蔽步驟的情況下，用於去除並用金屬柵極代替多晶(矽)柵極的簡單工藝步驟能夠容易地 與用於形成功率MOSFET的現有工藝集成。僅通過實例的方式，根據本發明的技術已被應用 於溝槽功率M0SFET，但是本發明具有更寬得多的應用範圍。例如，根據本發明的技術能夠應 用於槽柵IGBT，並且一般地能夠應用於可以從這樣的技術中受益的任何半導體器件。以下 將詳細描述這些技術。圖1A-1F是簡化的剖視圖，示出了根據本發明一個實施方式的用於形成具有金屬 柵極的屏蔽柵極溝槽MOSFET的示例性方法。在圖IA中，外延層110利用已知技術形成在襯底100上方。襯底100可以例如是矽襯底、III-V族化合物襯底、矽/鍺(SiGe)襯底、 epi- Μ/β (epi-substrate)(silicon-on-insulator, SOI) M
底、顯示器襯底(如液晶顯示器(LCD)、等離子體顯示器、電發光(EL)燈顯示器或發光二級 管(LED)襯底)。示出的實施方式是一種η-溝槽M0SFET，並且襯底100和外延層110可以 包括η-型摻雜劑如磷、砷和/或其他的第V族元素。P-型體區125可以形成在外延層110中或上方。在一些實施方式中，體區125可 以通過在外延層Iio中植入摻雜劑而形成。在其他實施方式中，體區125可以通過在外延 層110上方的外延工藝而形成。延伸穿過體區125並且在由體區125和襯底100界定的外 延層110的區域內終止的溝槽102利用常規技術形成。由體區125和襯底100界定的外延 層10的的區域通常稱為漂移區。襯於溝槽102底部與下側壁的屏蔽介電層101利用常規 工藝形成。屏蔽電極113(例如包括摻雜或未摻雜多晶矽)利用已知技術形成在溝槽102 的底部中。在屏蔽電極113上方延伸的電極間電介質103(例如包括氧化物)利用常規技術 形成在溝槽102中。襯於上溝槽側壁的柵極介電層115(例如，包括氧化物)根據已知技術 形成。在一些實施方式至，柵極介電層115比屏蔽介電層101薄。柵電極120(例如包括摻 雜或未摻雜多晶矽)利用常規方法形成在溝槽102的上部分中。N-型源區130利用已知技 術形成在鄰近溝槽102的體區125中。在一些實施方式中，體區125可以在形成溝槽102 之前形成。可替換地，可以在形成溝槽102和其中的各種區和層之後形成體區125和源區 130。在源區130上方延伸的介電層116可以在形成柵極介電層115的同時形成。較薄的 介電層在柵電極120上方延伸。儘管圖1A-1F僅僅示出一個溝槽102並且該結構看起來是不對稱的，但是應該理 解，本文所示出的和所描述的剖視圖對應的設計是一種基於單元的設計，其中一個單元重 復多次以形成完整器件。在圖IB中，去除工藝135完全將介電層從柵電極120上方除去。去除工藝135可 以包括幹蝕刻工藝和/或溼蝕刻工藝。在一些實施方式中，柵電極120上的介電層是一個 氧化層並且去除工藝135是利用氟化氫(HF)溶液的溼蝕刻工藝。去除工藝135還可以去 除源區130上方的介電層116的一部分。然而，介電層116比柵電極120上方的介電層厚， 使得在去除工藝135之後保留的介電層116的一部分116a仍完全覆蓋源區130。在去除工 藝135中沒有使用掩膜。在圖IC中，去除工藝140基本上去除柵電極。在一些實施方式中，去除工藝140 可以包括幹蝕刻和/或溼蝕刻。在柵電極120包含多晶矽的情況下，去除工藝140可以利 用溴化氫(HBr)溶液以去除多晶(矽)柵極120。去除工藝140可以是選擇性蝕刻工藝，由 此可完全去除多晶矽柵電極120同時不影響介電層115和116a。在圖ID中，形成了襯於柵極介電層115的金屬襯裡155、電極間介電層103以及介 電層116a。金屬襯裡155有利地防止金屬離子擴散到柵極介電層中。金屬襯裡155可以 通過例如CVD工藝、PVD工藝、其他薄膜工藝或它們的各種組合形成。襯裡155可以包括例 如鈦(Ti)層、氮化鈦(TiN)層、鉭(Ta)層、氮化鉭(TaN)層、或與柵極介電層115適當地形 成界面的其他材料。在一個實施方式中，在形成金屬襯裡155之前，實施熱工藝以提高柵極 介電層115的質量。例如，可以使用在氧氣環境中的高溫處理。可替換地，可在柵極介電層
6115上方形成適於與金屬襯裡155形成界面的第二介電層。在又一實施方式中，在形成襯裡 155之前，可完全去除柵極介電層115(通常包括氧化物)並在其位置中形成高_k介電層。將高_k電介質作為柵極介電層的使用在多個方面可以是有利的。首先，金屬柵 極與高_k電介質比氧化物更相容。其次，高_k電介質使得能夠使用更薄的柵極介電層， 這降低了電晶體閾值電壓，從而導致改善的Rdson(導通電阻)。高-k電介質可以是氧 化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、氮氧化鋯 (ZrON)、矽酸鋯(ZrSiO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鈦(TiO2)、(氧 化鉭(Ta2O5)或它們的任意組合中的一種或多種。高_k介電層可以通過例如化學氣相沉積 (CVD)工藝、物理氣相沉積(PVD)工藝、或用於形成高_k材料層的其他已知工藝形成。在圖ID中，然後形成金屬填充材料160以填充溝槽102。金屬填充材料160可以 包括例如Ru、Ti、Ta、W、Hf、Cu、Al ；金屬氮化物堆疊柵極；金屬氧化物柵極如RuO2或IrO2 ； 金屬氮化物柵極如MoN、WN、TiN ；柵極矽化物如CoSi2或NiSi ；或者它們的各種組合。在一 些實施方式中，金屬層160可以通過CVD工藝、PVD工藝、電化學鍍工藝、非電鍍工藝或它們 的各種組合而形成。在圖IE中，使用去除工藝165以使金屬填充材料160凹入在溝槽102中的金屬襯 裡155。由此形成替代多晶矽柵電極120的金屬柵電極160a。在一些實施方式中，去除工 藝165可以包括幹蝕刻(例如深蝕刻工藝)、溼蝕刻、多步驟化學機械平整(CMP)工藝或它 們的各種組合。注意到，在實施以金屬柵電極160a替代多晶矽柵電極120的工藝中，沒有 一個工藝要 求掩蔽步驟。在圖IF中，介質蓋層170形成在金屬柵電極160a和源區130上方。蓋層170可 以是氧化物層、氮化物層、氮氧化物層、其他介電層或它們的各種組合。在一些實施方式中， 蓋層170可以是硼磷矽酸鹽玻璃(BPSG)層。利用常規工藝技術形成延伸入體區125中的 接觸開口。然後實施常規的重體植入(heavy bodyimplant)以沿著接觸開口的底部在體區 125中形成P+重體區175。形成頂側源互聯(層)180以填充接觸開口。源互聯層180沿 著接觸開口的底部形成與重體區175的電接觸，並沿著接觸開口的側壁形成與源區130的 電接觸。蓋層170使金屬柵電極160a與頂側源互聯層180絕緣。源互聯層180可以包含例如鎢、銅、鋁、鈦、鉭、鉬、鈷、矽化物或其他導電材料。互 聯層180可以通過例如CVD工藝、PVD工藝、電化學鍍工藝和/或非電鍍工藝而形成。背側 漏極互聯層(未示出)可以形成以沿襯底100的背側形成電接觸。漏極互聯層可以包含與 源互聯層180類似的材料，並且可以利用與用於形成源互聯層180相同的技術形成。因此，如上所述通過用金屬柵極代替多晶矽柵極，柵電極的電阻被顯著降低。根據 本發明的實施方式，金屬電晶體柵極160a可以提供期望的電阻，因為它的電阻低於多晶矽 的電阻。而且，在其中高_k介電層用作柵極介電層115的實施方式中，由於它的高介電常 數，所以高_k介電層可以形成為物理上比傳統的柵極氧化物更薄，但是具有與傳統柵極氧 化物層相似的有效氧化物厚度(EOT)。由於傳統的柵極多晶矽通常在體植入和推阱(drive-in)之後形成，所以替代柵 極多晶矽的金屬柵極有利地不經受與形成體區相關的高溫熱工藝。另外，也可以理想地避 免關注金屬柵電極的金屬離子可能脫氣並汙染用於實施熱處理的爐子。圖2是根據本發明另一實施方式的示例性溝槽柵極MOSFET的簡化剖視圖。該實施方式與圖IF中示出的實施方式基本相似，只是在柵電極183之下沒有形成屏蔽電極。相 反，在一些實施方式中比柵極介電層厚(即，通常稱為厚底部介電層ΤΒ0)的介電層沿溝槽 底部在柵電極183下方延伸。圖3是對應於圖2中所示的示例性剖視圖，並且提供用來顯示溝槽和各種其他區 域的輪廓的更準確表示。本文中描述的根據本發明的技術不局限於任何特定類型的電晶體，並且可以在各 種各樣的器件中實施。例如，在圖1A-1F中描述的工藝步驟可以用來形成p-溝道屏蔽的柵 溝槽柵極MOSFET (即，結構上類似於圖IF的電晶體，只是所有矽區的導電類型反轉)；η-溝 道屏蔽的柵極溝槽IGBT ( S卩，結構上類似於圖IF的電晶體，只是使用ρ-型襯底代替η-型 襯底)；P-溝道屏蔽的柵極IGBT(即，結構上類似於圖IF的電晶體，但其中除了襯底保持為 η-型之外，矽區的導電性相反)；圖2中的溝槽柵極MOSFET的ρ-溝道變型；圖2中的溝槽 柵極MOSFET的ρ-溝道和η-溝道IGBT變型；溝槽柵極同步FET (即，集成溝槽柵極或屏蔽 柵極MOSFET和肖特基(Schottky)整流器)；側嚮導電MOSFET的溝槽柵極和遮蔽柵極變型 (即，其中漏極接觸製成沒有頂側的電晶體)以及所有上述器件的超結(suprejunction)變 型(即，具有多列交替導電類型矽的器件)。因此，儘管以上是本發明具體實施方式
的完整描述，但是可以採用各種修改、變型 和替換。因此本發明的範圍不局限於本文中描述的這些實施方式，而是由所附權利要求限定。
權利要求
一種場效應電晶體(FET)，包括在第二導電類型的半導體區上方的第一導電類型的體區，所述體區與所述半導體區形成p n結；延伸穿過所述體區並在所述半導體區中終止的溝槽；在鄰近所述溝槽的所述體區上方的第二導電類型的源區，所述源區與所述體區形成p n結；襯於每個溝槽的側壁的柵極介電層；襯於每個溝槽中的所述柵極介電層的金屬襯裡；以及設置在每個溝槽中的包含金屬材料的柵電極。
2.根據權利要求1所述的FET，進一步包括 延伸到在相鄰溝槽之間的所述體區中的接觸開口；沿著每個接觸開口的底部在每個體區中延伸的第一導電類型的重體區；以及 填充每個接觸開口並且沿著所述接觸開口的側壁直接接觸源區的互聯層。
3.根據權利要求2所述的FET，其中，所述源區的頂表面被介質蓋材料完全覆蓋，使得 所述互聯層僅沿著所述接觸開口的側壁形成與所述源區的直接接觸。
4.根據權利要求1所述的FET，其中，所述柵極介電層包含高-k電介質。
5.根據權利要求1所述的FET，其中，每個溝槽進一步包括設置在所述柵電極下方的屏 蔽電極，所述柵電極和屏蔽電極通過電極間介電層彼此絕緣。
6.根據權利要求1所述的FET，其中，每個溝槽進一步包括在所述柵電極下方沿著所述 溝槽的底部延伸的厚底部電介質。
7.一種形成場效應電晶體(FET)的方法，包括在第二導電類型的半導體區中形成第一導電類型的體區，所述體區與所述半導體區形 成Pi結；形成延伸到所述半導體區中的溝槽；在鄰近所述溝槽的所述體區上方形成第二導電類型的源區，所述源區與所述體區形成 P-n 結；形成襯於每個溝槽的側壁的柵極介電層； 形成襯於每個溝槽中的所述柵極介電層的金屬襯裡；以及 在每個溝槽中形成金屬柵電極，所述金屬柵電極包含金屬材料。
8.根據權利要求7所述的方法，進一步包括形成延伸到在相鄰溝槽之間的所述體區中的接觸開口 ；形成沿著每個接觸開口的底部在每個體區中延伸的第一導電類型的重體區；形成填充每個接觸開口並且沿著所述接觸開口的側壁直接接觸所述源區的互聯層。
9.根據權利要求8所述的方法，進一步包括形成完全覆蓋所述源區的頂表面的介質蓋材料，使得所述互聯層僅沿著所述接觸開口 的側壁形成與所述源區的直接接觸。
10.根據權利要求7所述的方法，其中，所述柵極介電層包含高-k電介質。
11.根據權利要求7所述的方法，進一步包括 在形成所述柵電極之前形成襯於每個溝槽的下側壁和底部的屏蔽介電層； 在每個溝槽的下部分中形成屏蔽電極；以及 在所述屏蔽電極上方的每個溝槽中形成電極間介電層。
12.根據權利要求7所述的方法，進一步包括 在形成所述金屬柵電極之前在每個溝槽中形成多晶矽柵極材料；以及 從每個溝槽中去除所述多晶矽柵極材料。
13.根據權利要求7所述的方法，其中，所述金屬材料包括鎢。
14.根據權利要求7所述的方法，其中，所述金屬柵電極是在形成所述體區之後形成
全文摘要
一種場效應電晶體包括在第二導電類型的半導體區上方的第一導電類型的體區，使得該體區與半導體區形成p-n結。溝槽延伸穿過體區並在半導體區中終止。第二導電類型的源區在鄰近溝槽的體區上方延伸，使得該源區與體區形成p-n結。柵極介電層襯於每個溝槽的側壁。金屬襯裡襯於每個溝槽中的柵極介電層。包含金屬材料的柵電極設置在每個溝槽中。
文檔編號H01L29/94GK101897010SQ200880120623
公開日2010年11月24日 申請日期2008年12月15日 優先權日2007年12月14日
發明者潘南西 申請人:飛兆半導體公司