觸發器延時的內建測試方法及電路的製作方法
2023-05-07 03:52:11 2
專利名稱：觸發器延時的內建測試方法及電路的製作方法
技術領域：
本發明涉及數字集成電路的測試，更具體地說，涉及在晶片上對觸發器的延時進行內建測試的方法及電路。
背景技術：
在現有的數字集成電路設計中，同步設計是最重要的設計策略。而對於同步數字電路而言，觸發器單元是極其重要的組成部件。觸發器的延時、功耗、面積和可靠性等多項特徵參數直接決定了集成電路晶片的設計難度、產品性能和市場成功率。同時，隨著市場對晶片功能的要求不斷提高，數字集成電路規模也持續增加，使用基於標準單元的自動化設計流程成為數字集成電路設計人員的最佳選擇。這就需要在設計初期即獲得各種標準單元的精確特徵參數，特別是延時參數。觸發器的延時不僅直接影響整體系統的最終頻率，而且如果不能在設計初期就得到它的精確數值，將會嚴重影響最終晶片的魯棒性。但是如今的集成電路製造工藝不斷進步，單個觸發器的延時已經降低到數百皮秒 (10_12)量級，不得不通過軟體仿真的方式來獲得觸發器的延時參數，雖然軟體仿真的結果與實際晶片的流片結果仍然有不小的差距。因為首先普通的測試儀器很難精確測量皮秒量級的延時，其次從晶片內部到測試管腳的延時的誤差就已經可以與待測的觸發器延時相比。所以為了能夠獲得實際晶片上觸發器的延時參數，就需要設計晶片上內建的測試方法，在晶片內部對觸發器的延時進行定量分析，並以簡單直觀的方法讓外部觀測者觀測到。有鑑於此，本發明的主要目的在於提供一種觸發器延時的內建測試方法及系統， 以更精確、直觀的方式對實際晶片上觸發器單元的延時進行定量測算。
發明內容
為達到上述目的，本發明提供的觸發器延時的內建測試方法如下積累待測觸發器的延時，使之與參考時鐘的周期相比，產生由該比較關係決定的檢測信號。將檢測信號進行轉換並輸出，使其可以從晶片外部被直觀地觀測。通過連續改變參考時鐘的周期，並檢測可觀測信號的變化，來確定待測觸發器的積累延時，並最終計算出單個待測觸發器的精確延時。同時，本發明提供的觸發器延時的內建測試系統包括可調時鐘發生器、觸發器延時積累電路、延時比較電路、可觀測信號產生電路，其中可調時鐘發生器，用於產生具有精確時鐘周期的參考時鐘，以觸發待測觸發器等一系列時序邏輯單元。它所產生的時鐘的周期作為待測觸發器積累延時的比較參考值。並且它的時鐘頻率和周期是可以從晶片外部連續調節的。該可調時鐘發生器可以位於晶片外或晶片上。
觸發器延時積累電路，用於將相對較小的單個觸發器延時進行線性相加，使之可以與參考時鐘的周期相比。其中，所述積累待測觸發器的延時的方法應該具有一致性，即多個待測觸發器的輸入和負載應該相同或接近。延時比較電路，用於產生由積累延時與參考時鐘周期的比較關系所決定的檢測信號。其中，所述檢測信號應該根據待測觸發器積累延時和輸入時鐘周期之間的大小關係變化而具有不同的時序或狀態特徵。可觀測信號產生電路，用於將比較電路產生的檢測信號轉換為晶片外部可觀測的信號。在晶片外部，通過示波器甚至萬用表或LED等簡單的檢測工具，即可判斷積累延時與參考時鐘周期的比較關係。
圖1表示根據本發明的實施例中的η比特行波進位計數器的電路2表示根據本發明的實施例中的η比特行波進位計數器的工作波形3表示根據本發明中觸發器延時的內建測試系統的實施例的整體電路4表示根據本發明中觸發器延時的內建測試系統的實施例在情況A下的工作波形5表示根據本發明中觸發器延時的內建測試系統的實施例在情況B下的工作波形6表示根據本發明的實施例中的門控時鐘單元的電路圖
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，下面參照附圖並舉實施例，對本發明做進一步詳細說明。圖3整體展示了觸發器延時的內建測試系統的實施例電路300。其中，鎖相環301 對應於系統中的可調時鐘發生器。它的輸入CLKl為連接片外輸入的參考時鐘，CTRL[m:0] 為m位控制信號。通過改變CTRL[m:0]的值，可以控制鎖相環301模塊輸出基於CLKl時鐘信號的各種頻率的時鐘信號CLK2。另外，η比特行波進位計數器對應於系統中的觸發器延時積累電路。邏輯門303、觸發器304、門控時鐘單元305、延時單元306和觸發器307則對應於系統中的延時比較電路。觸發器308對應於系統中的可觀測信號產生電路。其中，所述η比特行波進位計數器302的實施例參照圖1所示，所述門控時鐘單元 305的實施例參照圖6所示。下面將首先參照圖1、圖2和圖6分別對η比特行波進位計數器302的實施例和門控時鐘單元305的實施例進行詳細說明，然後再分部分詳細說明觸發器延時的內建測試系統的實施例300。圖1展示了使用行波進位計數器100來積累待測觸發器的延時的電路實施例。將觸發器101的QN輸出端使用反饋的方式接到自己的D輸入端，同時將QN作為下一級觸發器102的時鐘輸入端。以此類推，級聯η個相同的待測觸發器形成行波進位計數器。圖2展示了行波進位計數器100的工作波形圖。當復位信號RST翻轉成有效狀態 211時，待測觸發器101至IOn的輸出端QN被復位成高電平，輸出端Q被復位成低電平。此時，行波進位計數器100的輸出Cl至Cn全為低電平，即十進位0。當復位信號RST翻轉為無效狀態212後，在時鐘CLK的上升沿201的驅動下，待測觸發器101採樣QNl (高電平)， 使得Cl翻轉為高電平(上升沿221)，(Wl翻轉為低電平(下降沿231)。此時，行波進位計數器100的輸出為十進位1。然後，在時鐘CLK的上升沿202的驅動，待測觸發器101再次採樣此時為低電平的QN1，使得Cl翻轉為低電平(下降沿222)，(Wl翻轉為高電平(上升沿232)。此時，由於QNl同時接到了待測觸發器102的時鐘端，從而驅動觸發器102採樣 QN2(高電平)，產生C2上升沿242和QN2下降沿251。此時，行波進位計數器100的輸出為十進位2。以此類推，隨著時鐘CLK不斷翻轉，行波進位計數器的計數值不斷增加。經過了 2n-l-l個周期之後，Cl至C(n-l)全為高電平，Cn為低電平。此時，時鐘CLK上升沿203 的到來引起一系列的反映。首先是Cl下降沿223和上升沿233。然後，後者將引起C2 下降沿242和QN2上升沿252。以此類推，最終引起Cn上升沿262和QNn下降沿271。使用行波進位計數器100來累積待測觸發器的延時的方法達到了發明內容部分所述一致性的要求。對於所有的觸發器而言，它們的時鐘輸入驅動能力、輸出端Q和QN的負載都基本相同。同時如果我們假設待測觸發器時鐘端到Q端的延時為TD0，時鐘端到QN 端的延時為TD0』，則CLK上升沿到Cn上升沿的積累延時TDl為TDl = (n-1) XTDO' +TDO由於TD0』與TDO的差距基本可以忽略不計，因此TDl = nXTDO通過調整η的大小可以使得TDl可與鎖相環301的中心輸出頻率所對應的時鐘周期相近。圖6展示了使用鎖存器和與門來實現門控時鐘單元的實施例電路600。其中，鎖存器601具有低電平導通特性，使得只有當時鐘CLK信號為低電平時，輸入端E的變化才能被傳到進入QD節點。當輸入端E為高電平時，輸出端Q與輸入端CLK相同；當輸入端E翻轉為低電平時，QD在輸入時鐘CLK信號為低電平時才翻轉為低電平，並繼而阻止輸出端Q在 CLK信號重新翻轉為高電平時也跟著翻轉為高電平。這樣的設計實現方式能夠有效保證時鐘的完整性，並防止毛刺。如圖3所示，電路300中的邏輯門303通過將η比特行波進位計數器302的輸出 Cl和Cn的反相進行與操作產生信號Si。信號S2為信號Sl經過一個時鐘周期延時得到的。然後，信號S2通過延時單元306產生信號S3。該延時單元306的目的是為了保證觸發器307的輸入端D與時鐘端CLK3之間滿足保持時間(Hold Time)的時序要求。在某些情況下，可以插入多個延時單元或者省略該延時單元。門控時鐘單元305使用η比特行波進位計數器的輸出Cn為使能信號，對鎖存器301的輸出時鐘CLK2進行門控，產生時鐘信號 CLK3。觸發器307使用該時鐘信號CLK3對信號S3進行採樣，產生信號S4。圖4展示了電路300的工作波形圖。開始狀態為η比特行波進位計數器302的輸出信號C2至C(n-l)均為1，而輸出信號Cl和Cn為0。時鐘信號CLK2的上升沿401引起 η比特行波進位計數器的輸出信號Cl上升411。此時計數器302的輸出信號Cl至C(n_l) 均為1，唯有輸出信號Cn為0。繼而，由於信號Cl為1而信號Cn為0，邏輯門303的輸出信號Sl上升431。一個時鐘周期之後的時鐘信號CLK2上升沿402引發信號Cl的下降沿 412，以及信號Cn的上升沿421。由於計數器302內部的待測觸發器延時導致421比412要晚較長時間，且402至421的延時為TDl (即η個待測觸發器的積累延時)。狀態為0的信
5號Cl會通過邏輯門303導致信號Sl的下降沿432。同時，時鐘信號CLK2的上升沿402驅動觸發器304將信號Sl (狀態為1)採樣，並通過延時單元306產生信號S3的上升沿441。如果我們假設延時TDl比時鐘CLK2的時鐘周期TD2小，則信號Cn的上升沿421 要早於時鐘信號CLK2的上升沿403。假設它們之間的延時為TD3。通過門控時鐘單元305， 如果延時TD3大於其建立時間(Setup Time)，那麼將驅動輸出信號CLK3上升沿451。觸發器307因為使用了信號CLK3作為時鐘輸入，因此信號CLK3上升沿451將驅動其採樣信號 S3 (狀態為1)，並驅動輸出信號S4上升沿461。觸發器308的數據端D始終接高電平。並且其輸出端Q在復位信號RST有效並無效之後時鐘保持為狀態0，因為時鐘端一直沒有出現上升沿，直到信號S4上升沿461。此時，輸出信號D將被驅動為高電平。圖5展示了電路300的另一種情況下的工作波形圖。如果我們減小時鐘信號CLK2 的時鐘周期(通過改變輸入控制信號CTRL[m:0]的數值)，使之成為TD2』，且小於時鐘信號 CLK2的上升沿502到信號Cn的延時TDl (即η個待測觸發器的積累延時)。那麼將會使得信號Cn的上升沿521在時鐘CLK2的上升沿503之後發生。這樣門控時鐘單元305的輸出信號CLK3的第一個上升沿將與時鐘CLK2的上升沿504同步，而不是上升沿503。同時，信號S3則與圖4中的情形完全一樣。由於信號Cn的上升沿521，信號S3將在之後下降Μ2， 至狀態0。所以，當時鐘CLK3的上升沿551到來時，觸發器307將會採樣到狀態為0的信號S3，從而不會引起信號S4的上升翻轉。由於信號S4時鐘維持狀態為0(561)，所以輸出信號D也將保持狀態為0(571)。綜上所述，通過調整輸入控制信號CTRL[m:0]的數值，可以改變鎖相環301的輸出時鐘周期TD2。然後與η比特行波進位計數器所積累的η個待測觸發器的延時TD1，通過邏輯門303、觸發器304、門控時鐘單元305、延時單元306和觸發器307組成的延時比較電路進行比較。最後通過觸發器308產生可供簡便觀測的信號D。如果TDl小於TD2，則信號D 會輸出高電平直至復位；而如果TDl大於TD2，則信號D會在一直輸出低電平。因此可以看出圖3所示的觸發器延時的內建測試系統的實施例電路300能夠完成對待測觸發器延時的精確測量，並且有直觀的輸出。
權利要求
1.觸發器延時的內建測試電路，其特徵在於，包括可調時鐘發生器，包括鎖相環，用於產生具有精確時鐘周期的參考時鐘，以觸發待測觸發器等一系列時序邏輯單元，所產生的時鐘周期作為待測觸發器積累延時的比較參考值；觸發器延時積累電路，包括η比特行波進位計數器，用於將單個觸發器延時進行線性相加，使積累延時與時鐘周期相比；延時比較電路，包括邏輯門、觸發器1、門控時鐘單元、延時單元、觸發器2，用於產生由積累延時與時鐘周期的比較關系所決定的檢測信號；可觀測信號產生電路，包括觸發器3，用於將延時比較電路產生的檢測信號轉換為晶片外部可觀測的信號；其中邏輯門通過將η比特行波進位計數器的輸出Cl和Cn的反相進行與操作產生信號Si， 觸發器1將信號Sl經過一個時鐘周期延時得到信號S2，延時單元保證觸發器2的輸入端與時鐘端之間滿足保持時間的時序要求，信號S2通過延時單元產生信號S3，門控時鐘單元使用η比特行波進位計數器的輸出Cn為使能信號，對鎖相環的輸出時鐘進行門控，產生時鐘信號，觸發器307使用該時鐘信號對信號S3進行採樣，產生信號S4,最後通過觸發器3產生晶片外部可觀測的信號。
2.根據權利要求1所述的觸發器延時的內建測試電路，其特徵在於所述可調時鐘發生器的時鐘頻率和周期能從晶片外部連續調節。
3.根據權利要求1或2所述的觸發器延時的內建測試電路，其特徵在於所述可調時鐘發生器位於晶片外或晶片上。
4.根據權利要求1所述的觸發器延時的內建測試電路，其特徵在於所述觸發器延時積累電路對待測觸發器的延時進行積累的方法具有一致性，多個待測觸發器的輸入和負載相同或接近。
5.根據權利要求1所述的觸發器延時的內建測試電路，其特徵在於所述檢測信號根據待測觸發器積累延時和輸入時鐘周期之間的大小關係變化而產生具有不同的時序或狀態特徵。
6.根據權利要求1所述的觸發器延時的內建測試電路，其特徵在於在晶片外部可觀測的信號使得能通過檢測工具即可判斷積累延時與參考時鐘周期的比較關係。
7.觸發器延時的內建測試方法，該方法運用在如權利要求1所述的觸發器延時的內建測試電路中，其特徵在於，該方法包括如下步驟(1).積累待測觸發器的延時，使之與參考時鐘的周期相比，產生由該比較關係決定的檢測信號；(2).將檢測信號進行轉換並輸出，使其從晶片外部被直觀地觀測；(3).通過連續改變參考時鐘的周期，並檢測可觀測信號的變化，來確定待測觸發器的積累延時，並最終計算出單個待測觸發器的精確延時。
全文摘要
本發明提供一種觸發器延時的內建測試方法，該方法包括積累待測觸發器的延時，使之與參考時鐘的周期相比，產生由該比較關係決定的檢測信號；將檢測信號進行轉換並輸出，使其可以從晶片外部被直觀地觀測；通過連續改變參考時鐘的周期，並檢測可觀測信號的變化，來確定待測觸發器的積累延時，並最終計算出單個待測觸發器的精確延時。另外，本發明還提供了一種觸發器延時的內建測試系統，該系統包括可調時鐘發生器、觸發器延時積累電路、延時比較電路和可觀測信號產生電路。
文檔編號G01R31/3177GK102466779SQ201010546850
公開日2012年5月23日 申請日期2010年11月16日 優先權日2010年11月16日
發明者梁浩, 馬紀豐 申請人:北京中電華大電子設計有限責任公司