用於布圖布線系統中設計優化的填充單元的製作方法

2023-04-30 10:37:56 1

專利名稱：用於布圖布線系統中設計優化的填充單元的製作方法
技術領域：
本發明涉及用於通過布局的應力工程提高集成電路性能的方法 和系統，以及由此製造的產品。
背景技術：
很長時間以來就知道諸如矽和鍺這樣的半導體材料表現出壓電
效應(機械應力引起的電阻中的改變)。例如，參見C.S.Smith
"Piezoresistance effect in germanium and silicon", Phys. Rev.， vol.94, pp. 42-49 ( 1954),在此通過引用併入。壓電效應已經成為某些類 型的壓力傳感器和應變儀的基礎，但是僅在最近其才在集成電路制 造中受到關注。在集成電路製造中， 一種主要的機械應力源是使用 的不同材料的不同的擴張和收縮。例如，典型的製造技術包括通過 用淺溝絕緣(STI)區域將其圍繞來電絕緣一個或多個電晶體的組的 有源區域，該淺溝絕緣區域被蝕刻進入矽並且用絕緣物，諸如氧化 物填充。填充在提高的溫度執行。在接下來的晶片冷卻過程中，氧 化物趨向於比周邊的矽收縮小，並且因而在器件的矽區域上形成側 向壓應力的狀態。重要的是由STI區域在形成金屬氧化物半導體場 效應電晶體(MOSFET)溝道的石圭上施加的應力，因為，此應力的 壓電影響能夠影響載流子的遷移率以及因此通過溝道的電流(I o n )。 通常，溝道中的電子遷移率越高，電晶體的切換速度越快。
施加在矽區域的應力隨著到應力產生界面的距離迅速減弱。在 過去，因此，當處理技術不能生產今天的極窄溝道寬度時，由於只 有擴散區域的邊緣(接近STI區域)受到影響，所以應力引起的對 性能的影響可以忽略。溝道區域距STI區域很遠從而不能產生任何 重要的影響。然而，隨著處理技術不斷收縮，壓電效應對電晶體性能的影響不再是可忽略的。
已經開發了各種方法來模擬在單個電晶體級應力對集成電路器 件行為的影響。這些方法包括，例如，採用技術計算機輔助設計
(TCAD )系統的全尺寸分析；以及在R.A. Bianchi等的，"Accurate Modeling of Trench Isolation Induced Mechanical Stress Effect on MOSFET Electrical Performance" ， IEEE IEDM Tech. Digest, pp. 117-120 ( 2002年12月)，美國專利公開No.2002/0173588 ( 2003 ), 以及在http:〃www.device.eecs.berkeley.edu/上可4尋到的，力口州大學伯 克利分校(2003 ) , Xuemei (Jane) Xi等的，"BSIM4.3.0 Model, Enhancements and Improvements Relative to BSIM4.2.1"中描述的著名 的"擴散長度"(LOD)方法，所有內容在此通過參考併入本文。
使用由用於分析在單個電晶體級的應力影響的各種方法來表徵 的行為來得出器件的電路級參數(例如SPICE參數)用於後繼的宏 觀級電路分析。該分析能夠幫助預測電路是否將按預期操作並具有 什麼裕度，或者是否需要修改設計或者布局。如果需要修改，其典 型地包括應用某種通用經驗法則，諸如根據應力分析增加任意晶體 管的尺寸，其證明是弱於期望。但是增加電晶體尺寸會降低其它性 能度量，例如功率消耗，因此妥協方案變得必需。此外，應力對晶 體管性能的影響是布局敏感的。由於集成電路布局中典型的不規則 導致對布局中不同電晶體的性能的影響量的不同，因而典型地必須 逐電晶體地手工地做出這些類型的妥協方案。更進一步，如果使用 自動布圖布線軟體重布局修改的電路設計，則修改的布局將不同於 原始的，並且顯示出與原始的不同的應力效應，通常完全推翻為調 節原始布局應力影響而進行的電路修改。

發明內容
在此描述的本發明針對用於改進集成電路布局及製造過程，以 更好地考慮應力效應和其它影響電路性能的效應的方法和系統。在 本發明的一個方面中，提供一種系統和方法，用於將集成電路設計布局到在其間具有間隙的多個電路布局單元，並向至少 一個間隙子集的每個給定間隙中，插入從預定的資料庫中選出的相應填充單元,所述選擇依賴於對與給定間隙相鄰的至少 一個電路單元的性能參數上的期望的影響。電路布局單元可以按行排列，並且在一些實施例
鄰的兩個電路單元的性能參數的期望的影響。預定填充單元可以包
括，例如，偽擴散區域、偽多晶矽線、N阱邊界偏移，以及蝕刻停止層邊界偏移。在實施例中，為了容納所選的填充單元可以移動電路布局單元。


將針對特定實施例，並參考附圖來描述本發明，其中圖4示出示例性數字集成電路設計流程的簡化表示。圖5、 10、 11和12共同形成說明在實現本發明的方面中涉及的圖4中的步驟的部分的流程圖。
圖1示出集成電路設計的典型布局區域的平面圖。
圖1A示出如圖1所示的沿線A-A獲得的晶片的截面圖。
圖2示出圖1的布局的更大區域。
圖3是類似圖2的布局的另一個視圖。
圖6、 7、 8和9示出類似於圖1的電路布局單元的題述電路布局單元上的相對側上的示例填充單元設計。
圖13是適合於執行圖4、 5、 10、 11和12中示出的各種步驟的計算機系統的簡化塊圖。
具體實施例方式
給出以下描述使得任何本領域普通技術人員能夠進行和使用本發明，並且在特定應用和其需求的背景下提供以下描述。所揭示實
並且在此限定的通用原理，可以適用於其它實施例和應用，而不脫離本發明的精神和範圍。因此，並非意指將本發明限制於所示的實 施例，而是本發明與同在此所描述的原理和特性相 一 致的最寬範圍 相符合。
施加在電晶體溝道區域的壓應力在某些類型情形下增強電晶體 性能，並在其它類型情形下降低電晶體性能。例如縱向或者橫向施
加在N溝道電晶體的溝道上的壓應力，能夠降低電晶體的某些性能 參數，其中N溝道電晶體電流在單晶矽(100)平面晶體表面上沿 <110〉方向。特別地，電子和空穴遷移率以及由此Ion和電晶體的切 換速度，通常能夠降低20- 30。/。Gpa。減少或者減輕N溝道電晶體 的溝道上的壓應力的布局增強，因此，非常有可能增強這些電晶體 的性能。作為另一個例子，橫向施加在P溝道電晶體的溝道上的壓 應力常常能夠以70。/。Gpa的大小降低空穴遷移率，以及由此的Ion 和電晶體切換速度。在另一方面，縱向施加在P溝道電晶體的溝道 上的壓應力常常能夠以90%Gpa的大小增強空穴遷移率以及由此的 Ion和電晶體切換速度。由此，減少或減輕P溝道電晶體的溝道中的 橫向壓應力的布局增強，以及增加P溝道電晶體的溝道中的縱向壓 應力的布局增強，都非常可能增強這些電晶體的性能。
圖1示出集成電路設計的典型布局區域100的平面圖。圖1A示 出如圖1所示的沿線A-A獲得的結果晶片的截面。在圖1中示出的 是兩個P溝道電晶體110和112，以及兩個N溝道電晶體114和116。 兩個P溝道電晶體共享擴散區域118，而兩個N溝道電晶體共享不 同的擴散區域120。每個電晶體具有由它的擴散區域限定的溝道和跨 越該擴散區域的柵導體。每個電晶體的漏極和源極區域是柵導體相 對側的擴散區域的部分，但是是否一個構成源極和另一個構成漏極 或者反之，依賴於所實現的電路。
在典型的CMOS方式中，為了形成邏輯反相器元件，柵導體跨 越P擴散和N擴散以便限定P溝道和N溝道電晶體。因此，在圖1 中，柵導體122跨越兩個擴散區域來限定電晶體110和114,而柵導 體124跨越兩個擴散區域來限定電晶體112和116。由於添加了柵堆
9疊的其它組件(未示出)，諸如隔離物，以及柵極下源極和漏極摻 雜物的側向擴散，在典型製造過程中的電晶體溝道與柵導體本身稍 有不同(在圖中從左到右)。如在此所使用的，術語"區域，，表示 布局平面圖中的二維區域。在區域"中"的應力被認為是在接近於 電流流過的區域的表面的應力。在此處所描述的實施例中，做出在 區域"中"應力等於在區域表面"處，，應力的近似。在另一個實施 例中，在晶片體積中的應力也可以被考慮，包括在表面以下的深度 處。
如在此所使用的以及圖1所示的，電晶體的"縱向"方向是晶 體管導通時源極和漏極之間的電流方向。"橫向"方向是垂直於縱 向方向的，並且垂直於電流方向的方向。電晶體的縱向和橫向方向 都被認為是"側向"方向，意味著平行於表面的方向。其它"側向" 方向包括那些(未示出)平行於表面但是與縱向和橫向方向都成角 度地相交的方向。"垂直"方向垂直於溝道表面，並且由此垂直於 所有可能的側向方向。布局中的結構的"長度"是縱向方向上它的 長度，而它的"寬度"是橫向方向上它的寬度。可以由圖l的布局 中看出，溝道長度遠小於其寬度，其對於邏輯電路中使用的電晶體
是典型的。在圖1和1A還示出的是布局的X、 Y和Z坐標軸。主要 由於光刻的原因，在邏輯電路設計中所有電晶體相同定向是普遍的， 並且與此習慣相符合，在圖l的布局中，所有四個電晶體是這樣的 定向，電晶體的縱向方向是在布局的X方向，而電晶體的橫向方向 是在布局的Y方向。Z方向，在圖1A中可見，與X和Y方向都垂 直，表示進入集成電路晶片的深度。
此外，術語"區域"，如在此所4吏用的，不必表明物理邊界。 也就是， 一個"區域"能包含多個"子區域，，，在此認為子區域它 們本身也是"區域"。因此，稱擴散區域內的一個區域，即使其沒 有以任何方式被物理地限定也是合理的。在圖1A中，多於一個的源 極和漏極擴散區域的集合共享單個整個擴散區域。然而，在另一個 實施例中，源極、漏極以及溝道區域全部側向與整個擴散區域同延。同樣，在另一個實施例中，源極和漏極擴散區域可能由不同於溝道
區域(例如Si)的材料(例如SiGe)製成。在所有情形下，可以說 源極擴散區域形成"至少部分"擴散區域，漏極擴散區域形成"至 少部分"擴散區域，而溝道區域甚至能夠在其被物理地限定之前存 在。
圖1還分別示出電源和地擴散母線126和128。典型地，金屬軌 覆蓋這些擴散母線，並且由於當前討論主要涉及布局特徵的平面圖， 無論是叫擴散母線還是叫金屬軌，產生很小的差異。為了方便，由 此，在此簡單地將母線和軌叫作"導體，，。
如能從圖1中看到的，電晶體及它們的擴散區域被側向安置在 電源和地導體的行中。電源和地導體，和任何其它電壓的電源導體 一起，在此有時全都被叫作"電源導體"。
圖2示出圖1的布局的更大區域。如在圖2中示出的，這布局 包括電源軌(導體)，其擴展跨越X維中的晶片的大部分或者全部。 特別地但不是排他地，該配置對於ASIC、標準單元和FPGA是通用 的。電源導體126和128 (圖1 )也在圖2中示出。在典型的2-電壓 電路中(電源和地)，軌在Y維中交替地為電源和地。邏輯電路的 電晶體被放置在軌對之間的行中，通常在各個單元或者宏單元，諸 如圖2中210、 212和214中。典型地，單元在Y維上相同大小，但 是可以在X維上改變大小。單元212,例如，包含有4個具有兩個 擴散區域的電晶體(如圖1所示的)。圖2中的單元214將擴散區 域表示為較小的矩形，並且軌之間的且擴散區域外部的區域是包含 氧化物的STI區域。所有這些STI區域按慣例在擴散區域上，包括 在電晶體溝道以內，縱向地並且糹黃向地，施加壓應力。張力的STI 也是可能的，與壓力的STI相比其對於器件具有相反的效果。
轉回到圖1，已經插入箭頭來顯示出在四個溝道區域上施加的 STI引起的壓應力的各種分量。可以看出，應力在橫向上和縱向上施 加。在圖1中還示出一些橫向應力分量。如上所述，除了P溝道晶 體管110和112上的縱向應力，其趨向於加強性能，所有這些壓應力分量趨向於降低電晶體性能。在圖1中由加黑的箭頭指示出性能 增強應力分量。特別地，值得注意的是所有橫向應力分量是有害的。
圖3是類似於圖2的另外的布局視圖。在圖3中，能夠看到單 元典型地排列成行，並且在初始單元布圖之後，間隙共同地存在於 布局中。由於它們源於電路設計，在此在圖3中示出的單元有時被 稱作是"電路布局單元"。單元中的大多數電晶體典型地是這樣的 定向，從而它們縱向方向是縱向沿著行(在圖3的示例中水平地)。 可以從圖中看出，電路布局單元之間的間隙位於與單元相同的行中， 並且每個(除了可能的在行末端的間隙)具有在相同行中鄰近它的 電路布局單元對。如在此使用的，術語"鄰近的"意思是"接近的"。 兩個"鄰近的"項可以或者可以不是彼此接觸的，但是在它們之間 沒有相同類型的項。例如，兩個特定單元的"鄰近"意味著在它們 之間沒有第三單元，儘管這兩個特定單元自身可以由間隙分隔。在 此不同類型的兩個項(諸如單元和間隙)被認為是彼此"鄰近"的， 條件是在它們之間沒有任何類型的其它項。
間隙與行中的其它單元具有相同高度，但是具有變動的寬度。 間隙的寬度由布圖布線系統在沿電路單元的行對位置進行優化時來 確定。在優化單元放置時，傳統地考慮多個因素，例如，電路密度 最大值、擁擠解析度、定時考慮(諸如最小化延遲，或者在兩個或 更多信號路徑中均衡延遲)以及電源分布考慮。布圖布線系統提出 了一個成本函數，其量化它將考慮的每個因素，並將它們以一種方 式組合，該方式根據預限定的優先級集合來加權它們。然後，布圖 布線系統迭代地搜索最小化成本函數的電路單元的排列。
在電路單元已經被放置在布局行中後，為了維持電源/地以及晶 體管阱中的連續性，典型的系統在間隙中增加填充單元。這些填充 單元的內部能接近於空，或者有時它們包含用於設計優化的偽或者 有源特徵。填充單元內容，在常規的布局中，不依賴於任何鄰近電 路單元的內容。系統流程
圖4示出示例性數字集成電路設計流程的簡化表示。在高的層 次上，過程由產品構思(步驟400)開始，並且在EDA (電子設計 自動化)軟體設計過程中實現(步驟410)。當設計完成時，進行制 造過程(步驟450)和封裝及組裝過程(步驟460)，最終導致完成 的集成電路晶片(結果470)。
EDA軟體設計過程(步驟410)實際上由許多步驟412-430構成， 多個步驟為簡化以線性方式顯示。在實際的集成電路設計過程中， 特殊的設計可能不得不返回某些步驟，直到通過某些測試。類似地， 在任何實際設計過程中，這些步驟可以以不同的順序和組合出現。 由此，作為上下文和一般的解釋而不是特定的集成電路的特定或推 薦的設計流程提供這些描述。
現在將提供EDA軟體設計過程(步驟410)的組成步驟的簡要 描述。
系統設計(步驟412):設計人員描述其希望實現的功能，他們 可以執行假設分析的規劃來精化功能、檢查成本等等。在該階段中 可以產生硬體-軟體架構劃分。在該步驟中可以使用的來自Synopsys 7>司的示例EDA軟體產品包括Model Architect, Saber、 System Studio 以及DesignWare⑧產 品O
邏輯設計和功能驗證(步驟414):在該階段中將會編寫用於系 統中的模塊的VHDL或Verilog代碼，並且會就功能的準確性而對設 計進行檢查。更具體地說，檢查該設計，確保它會響應於特定的輸 入激勵而產生正確輸出。在該步驟中可以使用的來自Synopsys公司 的示例EDA軟體產品包括VCS、 VERA、 DesignWare 、 Magellan, Formality 、 ESP以及LED A產品。
綜合和用於測試的設計(步驟416):在這裡，VHDL/Verilog -陂轉換成網表。該網表可以針對目標4支術而進行優化。此外，在這 裡還進行測試的設計和執行以允許檢查已完成的晶片。在該步驟中 可以使用的來自Synopsys公司的示例EDA軟體產品包括DesignCompiler 、 Physical Compiler、 Test Compiler、 Power Complier、 FPGA Compiler 、 TetraMAX以及Design Ware 產品。
網表驗證(步驟418):在該步驟會就與定時限度的相容性以及 與VHDL/Verilog原始碼的對應性而對網表進行檢查。在該步驟中可 以使用的來自Synopsys公司的示例EDA軟體產品包括Formality、 PrimeTime以及VCS產品。
設計規劃(步驟420):在這裡將構造晶片的整個平面布置圖， 並且將針對定時和頂層布線而對其進行分析。在該步驟可以使用的 來自Synopsys公司的示例EDA軟體產品包括Astro和IC Compiler產品。
物理實施(步驟422):布圖(電路元件的定位)和布線(電路 元件的連接)可以在這個步驟中進行。在該步驟中可以使用的來自 Synopsys公司的示例EDA軟體產品包括Astro和IC Compiler產品。 本發明的某些方面可以在這個步驟期間，或僅在這個步驟之後發生。
分析和提取(步驟424):在該步驟會在電晶體級驗證電路功能， 而這轉而將會允許假設分析精化。在該步驟中可以使用的來自 Synopsys公司的示例EDA軟體產品包括AstroRail、 PrimeRail、 Primetime以及StarRC/XT產品。本發明的某些方面也可以在這個步 驟期間發生。
物理驗證(步驟426):在該步驟中將會執行各種檢查功能，以 便確保下列各項的正確性製造過程、電問題、光刻問題以及電路。 在該步驟可以使用的來自Synopsys公司的示例EDA軟體產品包括 Hercuks產品。
流片(tape-out)(步驟427):該步驟提供"流片"數據用於生成 光刻掩模以便產生完成的晶片。在該步驟中可以使用的來自 Synopsys公司的示例EDA軟體產品包括CATS(R)系列產品。
解析度增強(步驟428 ):該步驟包括對布局執行幾何操作，以 便提高設計的製造能力。在該步驟中可以使用的來自Synopsys公司 的示例EDA軟體產品包括Proteus、 ProteusAF以及PSMGen產品。
14掩模預備(步驟430 ):該步驟包括掩模自身的寫入。 圖5是示出在實現本發明的方面中涉及的步驟422和424(圖4) 的部分的流程圖。對於在此的所有流程圖，可以理解的是圖5中的 許多步驟能夠被組合，並行地執行或者以不同的順序執行，而不影 響要實現的功能。在步驟510，粗略地相應於圖4中步驟400和 412-420,設計者指定電路設計。如在此所使用的，"集成電路設計，， 是電晶體級的設計，在VHDL綜合之後且在布局之前。設計者能夠 通過或者在電晶體級指定它或者在更高層次指定它，並且手工地或 者自動地通過一個或多個子步驟，將其轉換為電晶體級，來"指定" 集成電路設計。
在步驟512,電路設計經歷"布圖"和可選地"布線"，由此得 到"布局"。步驟512粗略地相應於步驟422 (圖4)的部分。如在 此所使用的，"布局"限定掩模集合，其當在製造過程中應用時， 一起限定集成電路器件的物理特徵。除了其他之外，這些特徵可以 包括電晶體源極、漏極和溝道區域，及擴散區域，及STI區域等等， 並且這些特徵一起限定諸如在集成電路設計中指定的電晶體這樣的 電路結構。由"布局，，限定的掩模，如該術語在此所使用的，在它 們被完成用於製造之前，可以(且典型地是)經歷諸如步驟426-430 (圖4)的一個或多個後處理步驟。儘管布局典型地為所有製造過程 步驟限定掩模，將可以理解的是，對於本發明的一些方面，集成電 路設計僅需要被編譯到布局的要點，其限定得比所有這樣的掩模要 少。例如，對於一些方面，布局不需要還為所謂的"後端"製造步 驟，諸如布線以及通孔層的形成限定掩模。
在步驟514,各種過程，已知的以及將要開發的，能夠用來增強 布局。這些過程本身對於本發明不重要。
在步驟516，選擇預限定的專門化的填充單元，並插入到單元之 間的間隙。這些填充單元是預限定的，用於調整鄰近電路單元的性 能參數，不是僅打算來維持電源/地和電晶體阱中連續性的常規填充 單元。在一個實施例中，選擇填充單元並插入到布局中的所有間隙。儘管這可以包括相當多間隙，通過從預定表中選擇填充單元，能夠 極大地促進該過程，其中該表通過在間隙的任意或者兩個側上的單 元的特定布局屬性來索引。在另外的實施例中，只有在所選單元的
兩側上的間隙接收填充單元。例如，所選的單元可以僅包括在關鍵 信號路徑中的單元。在關鍵信號路徑中的單元的表通常已經從布圖 布線系統知曉，或者從初步布局的已知的分析中知曉。
同樣，在一個實施例中，在此有時被稱作是"被動的"實施例， 不改變布局中電路單元的任意一個的位置，用填充單元填充所選擇 的間隙。在另一個實施例中，在此有時被稱作是"主動的"實施例， 或者是為了增加間隙寬度以容納更寬的預限定的填充單元，或者是 為了減小間隙寬度以允許更窄的預限定的填充單元在填充單元兩側 接觸(並由此適當地影響)電路單元，而移動某些單元。如果移動 一個單元以容納更寬的預限定的填充單元，通常在同一行內移動它。 然而， 一些實施例，還允許電路單元跳到不同(通常鄰近的)的行。 這些實施例在此有時被稱作是"主動的"實施例。
如果移動電^各單元，首選是電路單元的排列在移動之前和之後 "拓樸等價，，。如在此所使用的，如果在不刪掉任何互連或者在不 將它們(或者它們中的任何部分)重布線到不同的層的情況下，從 一種排列能夠變形為另 一種排列，那麼認為兩種布局電路單元的排 列是"拓樸等價，，的。互連的拉伸、移動、重定向以及重布線而不 是將它們的部分移動到不同層，不影響拓樸等價。注意，違背拓樸 等價規則的兩個排列，事實上，能夠仍然拓樸等價，原因是所具有 的不違反拓樸等價有關的規則，將一種變形為另一種的能力。例如， 如果一個要以需要改變層的方式重布線互連，當層改變能夠避免時， 那麼層改變重布線本身不影響拓樸等價。只有當不能避免規則違背 時，才喪失拓樸等價。
在步驟518，仍然能夠執行其它布局加強過程。同樣，這些過程
或者是目前已知的，或者是將被開發的，並且它們本身對本發明是 不重要的。在步驟520，確定由填充單元和其它布局增強所解決的電路單元 參數性能是否是可接受的。同樣，如果在步驟516移動電路單元， 那麼將可以理解的是之前在步驟512中由布圖布線系統執行的一些 優化可能被降低了性能。在這種情形下，在步驟520,確定在電路單 元性能參數的提高和布圖布線系統所考慮的其它成本因素的降低之 間的結果平衡是否是可接受的。如果是，那麼用戶能夠進行隨後的 EDA過程的步驟，諸如分析和抽取步驟424等等(步驟522)。如 在此所使用的，在此有時將針對應力效應而修改的布局稱作是依賴 於由步驟512的自動化產生布局而形成的。如在此所使用的，如果 前一布局影響給定布局，則給定布局依賴於前一布局而形成。如果 存在幹預步驟或者時間周期，或者如果在步驟512的布局和給定布 局之間存在其它執行的步驟，給定布局仍然能夠依賴於前一布局。 如果幹預步驟組合多個布局，則認為給定布局依賴於每個前一布局 而形成。
步驟520中提及的電路單元性能參數是能夠隨後用在高層次功 能模擬中的任意單元參數。例如，如果電路單元包括CMOS反相器， 則可以使用諸如功率消耗、切換速度、驅動力和輸入電容這樣的性 能參數。如果電路單元包括單個電晶體，那麼可以使用諸如SPICE 參數這樣的性能參數。該SPICE參數能夠包括電子遷移率、Ion以及 電晶體切換速度。在實施例中，步驟520中提及的性能參數可以是 更高層次的參數，包含多於一個電晶體單元的功能。例如，信號路 徑中的總時間延遲可用作步驟520中評估的性能參數。注意，如在 此所使用的，認為"參數"僅僅是時隙或者容器。其本身不是值。 然而，在特定電路或者結構中，參數能夠具有值。本討論稱作這樣 的值是特定參數"值"。
填充單元的類型
在更詳細地討論選擇和插入填充單元的步驟516之前，討論在
頂i影響是有用的。在此處所描述的實施例中，填充單元包括五種能夠
影響鄰近電路單元的結構類型擴散區域、多晶矽線、接觸、阱邊 界偏移和蝕刻停止層邊界偏移。所有都是偽結構，意味著它們沒有 電連接到電路。
填充單元中的擴散區域趨向於降低縱向(沿行的長度方向)施 加在鄰近電路單元上的壓應力。由於電路單元中的電晶體通常以與 行的長度方向對準它們的縱向方向定向，該擴散區域將趨向於減少 施加在鄰近電路單元的電晶體溝道上的縱向壓應力。結果，該擴散 區域趨向於降低附近P溝道電晶體的切換速度及Ion，並趨向於提高 附近N溝道電晶體的切換速度及Ion。因此，如果想要最大化切換速 度和Ion，那麼具有縱向放置在N溝道電晶體附近的擴散區域，並且 不具有縱向布置在P溝道電晶體附近的擴散區域的填充單元，可能 是好的選擇。在圖6中能夠看到該排列，其中在圖1的單元614兩 側的填充單元610和620中，分別包括擴散區域616和618,縱向布 置在電路單元614中N溝道電晶體的擴散區域120，並且沒有擴散 區域縱向布置在電路單元614中P溝道電晶體的擴散區域118。
有時，想要降低切換速度和Ion,而不是升高它們，諸如在必須 具有至少特定延遲，以滿足目標器件的保持時間需求的信號路徑中。 在這種情形下，可能選擇填充單元610和620，其包括縱向布置在電 路單元614的P溝道電晶體的擴散區域118的擴散區域，以及沒有 縱向布置在電路單元614的N溝道電晶體的擴散區域120的擴散區 域。
可以理解的是最近的擴散區域邊界越接近鄰近電路單元中最近 的電晶體，影響將越強。因此，在當前實施例中可用的填充單元設 計的種類，包括兩個或三個設計，其具有在距填充單元邊緣不同的 距離處的它們的擴散區域。此外，在以上描述的"-陂動"實施例中， 或者填充單元必須填充全部間隙，或者多於一個填充單元必須插入 以填充全部間隙。因此，有需要使得有大量不同填充單元設計寬度 可用。更進一步，控制插入的填充單元對間隙相對側上的電路單元的 的影響經常是重要的。如果後者電路單元是關鍵信號路徑的一部分， 這是尤其重要的。能夠用兩種不同策略來考慮該需要。在一個實施
例中，可用的填充單元設計包括僅具有間隙寬度一半的類型；適合 於左鄰近電路單元需要的填充單元設計被插入到間隙的左側，而適 合於右鄰近電路單元需要的填充單元設計被插入到間隙的右側。在 另一個實施例中，可用的填充單元設計包括對左鄰近電路單元具有 第一期望影響和對右鄰近電路單元具有第二期望影響的類型。
通過至少兩種不同的機制，填充單元中的偽擴散區域的形狀和 鄰近影響鄰近電路單元的性能參數。電路單元的電晶體溝道中應力 的降低是一種機制，之前討論過。但是，通過光學鄰近效應，偽擴 散區域的形狀和鄰近也影響鄰近電路單元的性能。通常，光學鄰近 效應是不期望的，並且是要校正的。但是，通過選擇對鄰近電路單 元的擴散區域的形狀或尺寸有期望的影響的填充單元設計，在此還 可以用它們獲益。
第二種結構類型是偽多晶矽線，其能夠包括在填充單元設計中 以便主要在包括在柵堆疊層之上的接觸蝕刻停止層(CESL)的製造 過程中影響鄰近電路單元。 一般地，在製造過程中柵堆疊的形成之 後，在晶片上方塗覆接觸蝕刻停止層(CESL)，也稱作蓋層。該層 經常是氮化物材料，並且一般地在具有各種達到-2.5Gpa的壓應力和 具有各種達到+1.5Gpa的張應力的預應變配方設計中可利用。這些殘 餘應力耦合到電晶體溝道區域，並且能夠增強或者降低電晶體性能。 在一些製造過程中，在晶片上沉積然後在P溝道電晶體上方蝕刻掉 張應變蓋層。在其它製造過程中，在晶片上沉積然後在N溝道晶體 管上方蝕刻掉壓應變蓋層。然而在第三種製造過程類型中，先塗覆 一種材料的層，在一種類型電晶體上方蝕刻掉，然後塗覆第二種材 料的層，在第二種類型電晶體上方蝕刻掉。後一過程通常被叫做是 DSL(雙應力線)。在所有三種類型過程中，兩種材料之間的界面 典型地在N溝道和P溝道擴散區域之間中間，粗略地與N阱和P阱
19注入的邊緣相 一 致。獲得的蓋層因此在N溝道電晶體上方可拉伸， 或者在P溝道電晶體上壓縮，或者是兩者。從應變蓋層材料耦合到 電晶體溝道區域的壓縱向應力能夠提高P溝道電晶體的性能，並且 耦合到電晶體溝道區域的張縱向應力能夠提高N溝道電晶體的性 能。
應力具有最大性能影響的電晶體溝道的深度是或者在或是剛好 低於晶片的表面，正好低於蓋層。因此，通過以受控的模式推翻從 蓋層到晶片表面的應力耦合來控制或者精細調節電晶體溝道中經歷 的應力量。由於蓋層在設置在晶片上的任何多晶矽結構上方升起， 能夠通過在鄰近電路單元附近的橫向定向的偽多晶矽線的使用來影 響該一禹合。
圖7示出在來自圖1的單元614的相對側上的兩個填充單元710 和712。這些填充單元包括靠近電路單元614的橫向定向的多晶矽 線，由此減少從接觸蝕刻停止層到電路單元614中電晶體溝道區域 的應力(壓力或者張力)耦合。多晶矽線716和718布置在電路單 元614的P溝道擴散區域的縱向相對側上，且多晶矽線720和722 布置在電路單元614的N溝道擴散區域的縱向相對側上。圖7的實 施例使用雙應力線，兩個蓋層材料在圖7中虛線724表示出的分隔 線處相遇。壓縮材料布置在P溝道電晶體上方(圖中行的上半部)， 且拉伸材料布置在N溝道電晶體上方(圖中行的下半部)。由此， 圖7的實施例中示出的所有多晶矽線716、 718、 720和722趨向於 減少到電路單元614的電晶體溝道區域的縱向應力耦合，由此，趨 向於降低它們的電晶體切換速度和Ion。將被理解的是，類似於以上 描述的擴散結構，可以使得多種不同的填充單元設計可利用，以用 於升高或者降低電路單元性能參數，該填充單元設計在行的上半部 或者下半部中出現或者沒出現多晶矽線，並且如果出現，在到填充 單元的邊緣的不同距離處。對於具有多晶矽結構的填充單元設計， 也可以使得以上描述的擴散結構的其它變形可利用。
像偽擴散區域一樣，填充單元中的多晶矽線的形狀和鄰近，不僅通過電晶體溝道應力降低，還作為光學鄰近效應的結果，影響鄰 近電路單元的性能參數。光學鄰近效應對於偽多晶矽結構能夠比對 於偽擴散區域更重要，原因是它們在鄰近電路單元的電晶體柵結構 的形狀和長度(在縱向維度中)上具有的影響。許多電晶體性能參 數對於柵極的形狀和長度高度敏感。使用偽多晶矽線的填充單元設 計的選擇應該考慮光學鄰近效應以及應力效應。
第三種類型結構是偽接觸，其可以包括在填充單元設計中以便 同樣主要在包括在柵堆疊層之上的接觸蝕刻停止層的製造過程中影 響鄰近電路單元。偽接觸可以用與多晶矽線非常相同的方式，減輕 在附近電晶體溝道區域上的應力。然而，由於偽接觸的尺寸典型地 較小，影響也典型地較小。此外，同樣由於偽接觸非常小的尺寸， 基於光學鄰近的效應更小。即使這樣，可以使具有多種數量和布置 的偽接觸的填充單元設計可利用以用於例如，鄰近電路單元的性能 參數的非常精細的調諧。以上描述的選擇具有偽多晶矽結構的填充 單元設計的許多相同的考慮，也可以用於選擇具有偽接觸的填充單 元設計。
第四種類型結構是阱邊界偏移，其能夠包括在填充單元設計中
以便影響鄰近電路單元。在典型的CMOS器件中，N溝道電晶體或 者直接形成在P型襯底中或者形成在襯底中形成的P型阱("P-阱") 中，並且P溝道電晶體形成在襯底中形成的N型阱("N-阱")中。 在電路單元中，通常在單個N-阱中形成所有P溝道電晶體，所述N-阱延伸跨越電路單元的整個上半部，並且如果使用P-阱，在單個P-阱中形成所有N溝道電晶體，所述P-阱延伸跨越電路單元的整個下 半部。常規填充單元還包括跨越整個上半部的N-阱，由此沿著整個 單元行縱向延伸該阱。如果使用P-阱，由於相同的原因，P-阱也延 伸豆爭越填充單元的下半部。N-阱的邊界通常限定為電路單元中縱向 定向的直線。
典型地，通過在襯底上方形成並構圖光刻膠，並且隨後使用高 能注入過程向未覆蓋的區域注入摻雜物來製造阱。眾所周知，摻雜
21物能夠側向驅散光刻膠側壁進入到有源區域，由此向電晶體溝道區 域注入額外的摻雜物。該效應被稱為"阱鄰近效應"。設置為接近
阱光刻膠掩模的邊緣的電晶體將因此具有升高的閾值電壓vt。
圖8示出填充單元設計怎樣能夠被使用來以受控方式升高電路 單元的某些電晶體的Vt。圖8示出圖1的電路單元614的相對側上 兩個填充單元810和812。在電路單元614和左及右鄰近填充單元 810和812中，分別示出N-阱814、 816和818，由點劃線象徵性地 限制。能夠看到，在兩個填充單元中，N-阱邊界已經向內偏移，由 此形成與電路單元814的任一側非常接近的兩個N-阱邊界，同P溝 道電晶體縱向對準。在製造期間，通過在晶片上方塗覆光刻膠以及 在期望N-阱注入的區域上方將其蝕刻掉，形成N-阱816和818。由 於邊界的偏移，該光刻膠將包括與電路單元814的任一側非常接近 的橫向定向側壁。在高能注入期間， 一些N-阱摻雜物將驅散這些壁， 並進入到鄰近電路單元的附近P溝道電晶體的溝道區域。這些填充 單元設計因此將趨向於升高電路單元614中附近P溝道電晶體的閾 值電壓。
圖9示出阱邊界使用的另一變型，在包括諸如914(在電路單元 614中)和916和918 (在電路單元614的兩側上的填充單元內)的 P-阱的製造過程中是有用的。在圖9中，每個填充單元的P-阱邊界 已經被向內偏移，由此形成非常接近電路單元614的任一側的兩個 P-阱邊界，同N溝道電晶體縱向對準。在製造期間，通過在晶片上 塗覆光刻膠並在期望P-阱注入的區域上方將其蝕刻掉，將形成P-阱 916和918。由於邊界偏移，該光刻膠將包括非常接近電路單元614 的兩側橫向定向的側壁。在高能注入期間，P-阱摻雜物的一些將驅 散這些壁並進入到鄰近電if各單元614的附近N溝道電晶體的溝道區 域。這些填充單元設計將趨向於升高電路單元的附近N溝道電晶體 的閾值電壓。
第五種類型的結構是蝕刻停止層邊界偏移，其能夠包括在填充 單元設計中以便影響鄰近電路單元。如上所述，在製造過程的柵堆疊的形成之後，典型地在晶片上方塗覆接觸蝕刻停止層或者蓋層。
在 一 些製造過程中，蝕刻停止層包括N溝道電晶體上方的張應變蓋 層，反之，在其它製造過程中，蝕刻停止層包括在P溝道電晶體上 方的壓應變蓋層。在DSL (雙應力線)製造過程中，蝕刻停止層包 括兩者。在所有三種類型過程中，蝕刻停止層材料具有邊界，在此 被稱作蝕刻停止層邊界，典型地在N溝道和P溝道擴散區域之間的 中間。
由於用於構圖蝕刻停止層的掩模典型地與用於構圖N -阱注入的 掩模相同，蝕刻停止層邊界典型地與N-阱邊界相一致。因此，由於 之前提及的，常規填充單元包括跨越單元延伸的N-阱，蝕刻停止層 的邊界，像N-阱邊界一樣，通常也限定電路單元中縱向定向的直線。 但是如圖8和9所示以及以上討論的，能夠在填充單元中橫向偏移 該邊界。在圖8的實施例中，減小填充單元內N-阱尺寸的邊界偏移 還減小填充單元內壓縮應變的蝕刻停止層的尺寸。這減少了施加在 電路單元614中P溝道電晶體的溝道區域上的壓縱向應力。圖8的 填充單元設計因此將趨向於降低電路單元614中附近P溝道電晶體 的電晶體切換速度和Ion。同樣，在圖9的實施例中，減小填充單元 內P-阱尺寸的邊界偏移也減小填充單元內張應變蓋層的尺寸。這減 少了施加在電路單元614中N溝道電晶體的溝道區域上的張縱向應 力。圖9的填充單元因此將趨向於降低電路單元614中附近N溝道 電晶體的電晶體切換速度和Ion。
注意，對於用於N-阱注入的掩模不同於用於蝕刻停止層構圖的 掩模的製造過程，沒有理由不能利用不同填充單元，其中蝕刻停止 層中的邊界偏移(如果有)不同於阱注入的邊界偏移(如果有)。 在這種方式下，通過填充單元的正確選擇，能夠獨立於諸如電路單 元中電晶體的切換速度和Ion這樣的其它性能參數來調節電路單元 中電晶體閾值電壓。
另外，將可以理解的是，類似於以上描述的擴散、多晶矽和接 觸結構，可以使多種不同填充單元設計可利用以用於以期望方式調節電路單元性能參數，該填充單元設計的N-阱邊界和/或蝕刻停止層邊界或者向上或者向下偏移變化的量，並且在到填充單元或者左或者右邊界或者兩者的變化的距離處。也可以使得以上描述的對於其它結構的變型可利用於具有N-阱和蝕刻停止層變型的填充單元設計。
能夠看到，可以使用以上五種類型結構的任意或者所有結構以及其它結構，以及使用每種結構的若干變型來提供預限定的填充單元設計。在一個實施例中，為將在其中實現相應結構的特殊掩模層例如，擴散區域結構的擴散掩模、多晶矽結構的多晶矽掩模、接觸結構的空掩模以及N-阱邊界偏移的N-阱掩模，分別地提供預限定的填充單元設計。布局系統能夠從掩模層的每個中挑選並選出選擇的任何組合，其將對左鄰近或者右鄰近電路單元或者兩者的性能參數產生期望的影響。然而，優選地，每個預限定的填充單元設計指示在單元中經受變化的所有掩模層的組合配置。在任一種情形下，預限定的填充單元設計被組織到資料庫，其根據對左鄰近電路單元的性能參數的期望影響，及對右鄰近電路單元性能參數的期望影響，填充單元的寬度，及左和右鄰近電路單元的某些布局屬性(諸如多晶矽線或者電晶體擴散區域邊界到鄰近間隙的電路單元邊緣之間的距離，和最近擴散邊界的橫向位置和尺寸)來索引。能夠看到，通
增強系統能夠使用非常簡便i因此非常快速的規則用於將填充單元插入到所考慮的每個間隙。
如在此所使用的，術語"資料庫"不是必須意味任何結構個體。例如，兩個或者多個單獨的資料庫，當一起考慮時，仍然組成像在此使用的術語那樣的"資料庫"。在此描述的資料庫可以放置在計算機存儲器、硬碟驅動器、光碟機動器、其它存儲介質或者任何其它計算機可讀存儲設備中，和/或能夠通過多於一個的計算機可讀存儲器實例傳播。如在此使用的，術語"計算機可讀介質"指的是任何一個或多個計算機可讀存儲設備。插入填充單元
返回到方法中，圖IO是步驟516 (圖5)的實施例的流程圖，用於選擇和插入填充單元。在步驟1010中，通過使用有效的填充單元在要增強的所有電路單元中開始循環。如所述的，在許多實施例中，這可以是布局中所有的電路單元，或者僅僅是所選擇的單元。在圖IO的實施例中，僅涉及那些在關鍵信號路徑中的電路單元。
在步驟1012中，確定需要在左或者右選擇適合的填充單元設計的當前電路單元的任意布局屬性。類似地，如果還需要涉及左鄰近電路單元，那麼確定該單元的任何所需的布局屬性，如果也涉及右鄰近電路單元，也確定右鄰近電路單元的所需的布局屬性。
在步驟1014中，確定當前電路單元(以及可選的左和/或右鄰近單元)期望怎樣的性能參數的影響。如前所述，通常期望升高所包括的電晶體的切換速度和Ion，但是有時期望降低這些參數的值。同樣，在一些情形下，可以期望實現P溝道和N溝道電晶體的不同影響。在一些情形下，還期望的是升高Vt以降低洩漏功率。
在步驟1016中，當前電路單元和左鄰近電路單元所期望的影響以及它們的布局屬性，被用來索引到填充單元設計的資料庫中，以便為左鄰近當前電路單元的間隙選擇滿意的設計。所選擇的填充單元隨後被插入到左鄰近間隙。類似地，在步驟1018中，當前電路單元和右鄰近電路單元所期望的影響以及它們的布局屬性，被用來索引到填充單元設計的資料庫中，以便為右鄰近於當前電路單元的間隙選擇滿意的設計。所選擇的填充單元隨後被插入到右鄰近間隙。
在步驟1020中，確定是否已經涉及了所有期望的電路單元，並且如果不是，過程返回到步驟1010,用於涉及下一個電路單元。否則，如果所有期望的電路單元都已經被涉及，隨後步驟516的過程結束。
圖11是用於填充左鄰近間隙的步驟1016的實施例的流程圖。在步驟1110中，首先確定左鄰近電路單元是否在關鍵路徑中。如果是，那麼在步驟1112中，基於當前電路單元以及左鄰近電路單元的布局屬性和對其所期望的影響，為左鄰近間隙選擇填充單元設計。如果不是，那麼在步驟1114中，僅基於當前電路單元的布局屬性和對其所期望的影響為左鄰近間隙選擇填充單元設計。在兩者之一 的情形下，在"主動的"實施例中，在步驟1116,如果需要就移動左鄰近單元以便為所選的填充單元提供充足的空間。如所述的，在一個主動實施例中，移動被限制在在它的當前行中移動電路單元。在另一個實施例中，電路單元可以被移動到鄰近或者非鄰近的行。在二者之一的情形下，實施例還可以允許移動其它單元(除了左鄰近電路單元)以給所選擇的填充單元充足的空間。在步驟1118中，所選擇的填充單元被插入到與當前單元接觸，左鄰近於當前單元的間隙中。步驟1016結束於步驟1120。
圖12是用於填充右鄰近間隙的步驟1018的實施例的流程圖。如同步驟1016，在步驟1210中，首先確定右鄰近電路單元是否在關鍵路徑中。如果是，那麼在步驟1212,基於當前電路單元和右鄰近電路單元的布局屬性及對其所期望的影響，為右鄰近間隙選擇填充單元設計。如果否，那麼在步驟1214中，僅僅基於當前電路單元的布局屬性及對其所期望的影響，為右鄰近間隙選擇填充單元設計。在二者之一的情形下，在"主動的，，實施例中，在步驟1216中，如
果需要就移動右鄰近單元從而為所選擇的填充單元提供充足的空間。在步驟1218中，所選擇的填充單元被插入到與當前單元相接觸，右鄰近於當前單元的間隙中。步驟1018結束於步驟1220
在此影響電晶體的應力以及使用應力提高電晶體性能的方法的描述，應用於當前在半導體工業中使用的標準晶體取向，(100)晶片表面和溝道方向。對於晶片和電晶體溝道的替換可能的晶體取向，應力分布僅僅微小地改變，但是應力對載流子遷移率的影響不但在數量上，而且在符號上能顯著地改變。因此，所描述的方法仍然能夠用於晶片和電晶體的任意晶體取向，但是填充單元中的結構的類型和位置對於每種指定情形，將需要調節。對於可替代的半
26導體，像鍺和組合物半導體，像GaAs、 InP、 SiC,也是同樣情況。在這一點上，應該注意的是，將所選擇的填充單元引入布局中是有益的，甚至在電路單元性能沒有改變的情況下也是有益的，因為，僅由移除或減少否則電路單元性能所具有的對其在特殊布局中的位置和周邊的敏感性就可以獲得益處。例如，如果電路設計中的微小改變導致特定電晶體在所得的布局中的不同定位，並且如果應力效應隨後導致電晶體的Ion值依賴於其在布局中的位置以及它的鄰居，那麼電路設計中的微小改變在布局步驟之後可能產生意識不到的結果。這需要設計者重新訪問圖4中EDA過程中上遊的步驟來改正意識不到的結果。隨後在電路設計中應用改正，在布局後可能再次產生意識不到的結果，還需要設計者再次改變電路設計等等。應力修改步驟，其減少了電路單元性能對其在布局中的位置的敏感性，因此，能夠通過幫助使電路設計步驟與布局步驟隔離來減少重新訪問上遊EDA步驟的需要，因而是有益的。從而，在另一個實施例中，圖5的決定步驟520能夠由詢問應力修改的布局是否移除電路單元性能中布局引起的變化，以及是否在成本函數中的其它因素的任何增加勝過了該獲益的決定步驟來替換。
布局敏感性的去除在標準單元的環境下尤其有益，因為布局依賴的應力能夠導致依賴於單元布置和其鄰居的相同單元的從實例到實例的定時變化。標準單元設計的前提是優選地可以使用並重用相同的單元設計和布局，任何地方都沒有進行期望的調整以考慮它的使用環境。因此，在標準單元布局中可使用以上技術的一些或全部，以便將單元與外部應力影響隔離。特別地，例如，具有偽擴散的填充單元可以;故插入到電路單元兩側的間隙中，以減少來自外部應力源的內部電晶體的應力相互作用。
圖13是適合於執行圖4和5中所示各種步驟的計算機系統1310的簡化框圖。在一個實施例中，使用單個計算機系統用於執行所有步驟，而在另一個實施例中，使用不同的計算機系統用於步驟中各種不同的步驟。計算機系統1310典型地包括至少一個處理器1314，這些外部設備可以包 括存儲子系統1324,包括存儲器子系統1326以及文件存儲子系統 1328,用戶接口輸入i殳備1322,用戶接口輸出設備1320,以及網絡 接口子系統1316。輸入和輸出設備允許用戶與計算機系統1310交 互。網絡接口子系統1316提供到外部網絡的接口 ，包括到通信網絡 1318的接口 ，並且通過通信網絡1318耦合到其它計算機系統中的相 應接口設備。通信網絡1318可以包括多個互連的計算機系統和通信 鏈路。這些通信鏈路可以是有線鏈路，光學鏈路，無線鏈路，或者 用於信息通信的任何其它機制。而在一個實施例中，通信網絡1318 是網際網路，在其它實施例中，通信網絡1318可以是任何適合的計算 機網絡。
用戶接口輸入設備1322可以包括鍵盤、指示設備，諸如滑鼠， 軌跡球，觸摸板或者圖形輸入板，掃描儀，包含到顯示器內的觸摸 屏，音頻輸入設備，諸如語音識別系統，麥克風，及其它類型的輸 入設備。總之，術語"輸入設備"的使用意在包括所有將信息輸入 到計算機系統1310中或者到計算機網絡1318上的可能類型的設備 以及方式。
用戶接口輸出設備1320可以包括顯示子系統，印表機，傳真機， 或者非可視顯示器諸如音頻輸出設備。顯示子系統可以包括陰極射 線管(CRT),平板設備諸如液晶顯示器(LCD)，投影設備，或 者一些用於創建可視圖像的其它機制。顯示子系統還可以諸如通過 音頻輸出設備提供非可視顯示。總之，術語"輸出設備"的使用意 在包括所有從計算機系統1310向用戶或者其它機器或計算機系統輸 出信息的所有可能類型的設備和方式。
存儲子系統1324存儲基本程序和數據結構，其提供本發明的某 些實施例的功能。例如，實現發明某些實施例的功能的各種模塊， 可以存儲在存儲子系統1324中。這些軟體模塊，當由處理器1314 執行時，執行圖4和5的計算機實現的步驟。
存儲器子系統1326典型地包括大量存儲器，其包括用於在程序執行期間指令和數據的存儲的主隨機訪問存儲器(RAM) 1330和在 其中存儲固定指令的只讀存儲器(ROM)1332。文件存儲子系統1328 提供程序和數據文件的持久存儲，並且可以包括硬碟驅動器，與可 移除介質相關的軟盤驅動器，CD-ROM驅動器，光碟驅動器，或者 其它可移除介質盒式磁帶。實現本發明某些實施例的功能的資料庫 和模塊可由文件存儲子系統1328存儲。
總線子系統1312提供用於使計算機系統1310的各種組件和子 系統如想要地彼此通信的機制。儘管總線子系統1312被圖示出為單 個總線，總線子系統的可替換實施例可以使用多路總線。
計算機系統1310本身可以是包括個人計算機、可攜式計算機、 工作站、計算機終端、網絡計算機、電視、大型機或者任何其它數 據處理系統或用戶設備的各種類型。由於計算機和網絡經常改變的 性質，圖13中描述的計算機系統1310說明僅意味著為示例本發明 某些實施例目的的特定例子。計算機系統1310的許多其它配置是可 能的，其與圖13中描述的計算機系統相比，具有更多或更少的組件。
為示例和描述的目的提供了本發明優選實施例的在前描述。並 非意圖是窮盡本發明或者將本發明限制在所揭示的確切形式。顯然，
和描述實施例以便最好地解釋本發明的原理和其實際應用，由此， 使其它本領域普通技術人員理解本發明的各種實施例，所述各種實 施例具有適合於特定使用預期的各種修改。本發明的範圍由所附權 利要求及它們的等價物限定。
權利要求
1.一種用於布局集成電路設計的方法，用於與資料庫一起使用，該資料庫限定多個填充單元設計，布局用於製造根據設計的集成電路器件中使用，包括步驟提供集成電路設計的第一布局，所述第一布局限定多個掩模，所述掩模當應用在製造過程中時限定多個集成電路特徵，所述特徵限定在其間具有間隙的多個電路布局單元；並且將相應的填充單元插入到至少間隙子集中的每個給定間隙中，該相應的填充單元是根據鄰近該給定間隙的至少一個電路單元的性能參數上的期望影響而從所述資料庫中選出的。
2. 根據權利要求1的方法，其中在所述第一布局中，多個電路 布局單元按行排列，每個間隙被布置在一個行中，在同一行中相應 的電^各單元對之間，並且其中，將相應的填充單元插入到每個給定間隙的步驟，包 括根據鄰近給定間隙的兩個電路單元的性能參數上的期望影響來選 擇相應的填充單元的步驟。
3. 根據權利要求l的方法，其中性能參數是包括電晶體電子遷 移率、Ion、切換速度、信號路徑延遲、洩漏以及功率的組中的成員。
4. 根據權利要求1的方法，其中期望的影響是要提高性能參數。
5. 根據權利要求l的方法，其中期望的影響是要降低性能參數 對電路布局單元的布局鄰居的敏感性。
6. 根據權利要求l的方法，其中插入相應填充單元的步驟包括 將第一填充單元插入到鄰近於題述電路布局單元的間隙中的步驟，所述第一填充單元包括與在該題述電路布局單元中的N溝道電晶體 的擴散區域縱向對準的偽擴散區域。
7. 根據權利要求l的方法，其中所述集成電路器件的製造包括 將蝕刻停止層塗覆在所述集成電路器件的柵堆疊層上方的步驟，其中，插入相應的填充單元的步驟包括將第 一填充單元插入到鄰近於題述電路布局單元的間隙中的步驟，該第一填充單元包括橫 向定向的偽多晶矽線。
8. 根據權利要求l的方法，其中插入相應的填充單元的步驟包 括將第一填充單元插入到鄰近於題述電路布局單元的間隙中的步 驟，該第一填充單元包括偽接觸區域。
9. 根據權利要求l的方法，其中題述電路布局單元包括形成在 P溝道電晶體之下而沒有形成在N溝道電晶體之下的N-阱，該N-阱具有縱向定向的阱邊界，並且，其中插入相應的填充單元的步驟包括將第 一填充單元插 入到鄰近於題述電路布局單元的間隙中的步驟，該第 一填充單元包 括N-阱邊界，其的至少部分與題述電路布局單元的N阱的N-阱邊界 不一致。
10. 根據權利要求1的方法，其中所述集成電路器件的製造包括 在所述集成電路器件的柵堆疊層上方塗覆蝕刻停止層的步驟，該蝕 刻停止層具有縱向定向的邊界，並且，其中插入相應的填充單元的步驟包括將第 一填充單元插 入到鄰近於題述電路布局單元的間隙中的步驟，該第 一 填充單元包 括蝕刻停止層邊界，其的至少部分與題述電路布局單元的蝕刻停止 層邊界不一致。
11. 根據權利要求1的方法，其中性能參數上的期望影響包括提 高題述電路布局單元中的CMOS電路中電晶體的電子遷移率，並且，其中插入相應的填充單元的步驟包括將第一填充單元插 入到鄰近於題述電路布局單元的間隙中的步驟，該第 一 填充單元包 括與題述電路布局單元中N溝道電晶體的擴散區域縱向對準的偽擴 散區域，該第一填充單元沒有任何與題述電路布局單元中任何P溝 道電晶體的擴散區域縱向對準的擴散區域。
12. 根據權利要求1的方法，其中性能參數上的期望影響至少部 分來自於應力效應。
13. 根據權利要求1的方法，其中性能參數上的期望影響至少部分地來自於光學鄰近效應。
14. 根據權利要求1的方法，其中性能參數上的期望影響至少部 分地來自於阱鄰近效應。
15. 根據權利要求1的方法，進一步包括移動電路布局單元中特 定一個的位置以給相應的填充單元中的一個提供空間的步驟。
16. 根據權利要求15的方法，其中移動步驟包括以保持拓樸等 價的方式移動特定電路布局單元的位置的步驟。
17. 根據權利要求15的方法，其中在所述第一布局中，多個電 路布局單元按行排列，並且，其中移動特定電路布局單元的位置的步驟包括在相同的 行內並且不喪失拓樸等價地移動特定布局單元的步驟。
18. 根據權利要求15的方法，其中在所述第一布局中，多個電 路布局單元按行排列，並且，其中移動特定電路布局單元的位置的步驟包括將特定布 局單元移動到布局單元的鄰近行的步驟。
19. 一種系統，用於布局集成電路設計，用於與資料庫一起使用， 該資料庫限定多個填充單元設計，布局用於製造根據設計的集成電路器件中使用，包括用於提供集成電路設計的第一布局的裝置，所述第一布局限定 多個掩模，所述掩模當應用在製造過程中時限定多個集成電路特徵， 所述特徵限定在其間具有間隙的多個電路布局單元；以及用於將相應的填充單元插入到至少間隙子集中的每個給定間隙 中的裝置，該相應的填充單元是根據鄰近該給定間隙的至少 一個電 路單元的性能參數上的期望影響而從所述資料庫中選出的。
20. 根據權利要求19的系統，其中在所述第一布局中，多個電 路布局單元按行排列，每個間隙被安排在一個行中，在同一行中相應的電路單元對之間，並且其中，用於將相應的填充單元插入到每個給定間隙的裝置， 包括用於根據鄰近給定間隙的兩個電路單元的性能參數上的期望影響，選擇相應的填充單元的裝置。
21.根據權利要求19的系統，進一步包括用於移動電路布局單元中特定一個的位置以為相應的填充單元中的 一個提供空間的裝 置。
全文摘要
提供一種系統和方法，用於將集成電路設計布局到多個電路布局單元中，多個電路布局單元在其間具有間隙，並且將相應的填充單元插入到至少間隙的子集中的每個給定間隙中，相應的填充單元是根據鄰近於該給定間隙的至少一個電路單元的性能參數上的期望影響而從預限定的資料庫中選擇的。電路布局單元可以按行排列，並且在一些實施例中，用於給定間隙的適合的填充單元的選擇依賴於鄰近於給定間隙的兩個電路單元的性能參數上的期望影響。預限定的填充單元可以包括，例如，偽擴散區域、偽多晶矽線、N-阱邊界偏移以及蝕刻停止層邊界偏移。在實施例中，能夠移動電路布局單元以容納所選擇的填充單元。
文檔編號H01L21/82GK101681878SQ200880014154
公開日2010年3月24日 申請日期2008年7月30日 優先權日2007年10月26日
發明者D·普拉瑪尼克, J-c·F·李, 林錫偉 申請人:新思科技有限公司