一種應用於流水線型模數轉換器的比較器的製造方法
2023-04-26 21:59:16
一種應用於流水線型模數轉換器的比較器的製造方法
【專利摘要】本發明公開了一種應用於流水線型模數轉換器(pipelined?ADC)的比較器，在傳統動態比較器的基礎上增加了很少的器件，解決了傳統動態比較器對共模電平偏差敏感的問題，同時減小了輸入管閾值電壓不匹配導致的失調。比較器中四輸入匹配電路在第一時鐘，第二時鐘，第三時鐘的控制下，通過第一電容、第二電容、第三電容、第四電容的充電和放電，使比較器的輸入場效應管源級在比較相時儲存了共模電平與閾值電壓的差，從而場效應管過驅動電壓V。v正好消去了共模電平和閾值電壓的部分，使流過輸入場效應管的電流與共模電平、閾值電壓無關，即比較器輸出結果消去了共模電平和閾值電壓的影響。
【專利說明】一種應用於流水線型模數轉換器的比較器
【技術領域】
[0001]本發明涉及一種應用於模數轉換器的比較器，尤其涉及一種應用於流水線型模數轉換器的比較器。
【背景技術】
[0002]比較器是除了運算放大器以外使用最為廣泛的基礎模塊，特別是在模數轉換器中，它扮演了重要的角色。在各類模數轉換器中，又以流水線型模數轉換器使用範圍最為廣泛，該結構通常使用全差分輸入，加上兩路參考電平，構成了四路輸入，比其他類型模數轉換器中使用的比較器相對複雜，而此類比較器中使用最為廣泛的結構為全差分的動態比較器。這種動態比較器主要由輸入管和鎖存電路構成，優點為速度較快，由於不存在靜態電流而只佔用很小的功耗，其缺點是失調較大、對輸入共模電平偏差很敏感，若輸入共模電平與基準提供的兩路參考電平的共模電平產生偏差，比較結果會出現嚴重錯誤。
[0003]流水線型模數轉換器對速度和精度都有較高要求，通常比較器的精度要達到整個模數轉換器的精度，因此，在保證傳統結構動態比較器速度的同時，通過簡單的方法來消除輸入端不匹配造成的精度下降具有應用的價值。
【發明內容】
[0004]發明目的:針對上述現有技術，提出一種結構簡單的應用於流水線型模數轉換器的比較器，降低輸入管閾值電壓不匹配、降低比較器對共模電平偏差敏感，進而提高比較器的精度。
[0005]技術方案:一種應用於流水線型模數轉換器的比較器，包括四輸入匹配電路、鎖存電路、輸出整形電路；
[0006]所述的四輸入匹配電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一開關、第二開關、第三開關、第四開關、第五開關、第六開關、第七開關、第八開關、第一電容、第二電容、第三電容、第四電容、第一電阻；其中，第一 PMOS管的柵極為比較器的第一輸入端，第二 PMOS管的柵極為比較器的第二輸入端，第三PMOS管的柵極為比較器的第三輸入端，第四PMOS管的柵極為比較器的第四輸入端；第一開關、第五開關分別為比較器的第一輸入端選通第一共模電平或第一輸入電壓；第四開關、第八開關分別為比較器的第四輸入端選通第一共模電平或第二輸入電壓；第二開關、第六開關分別為比較器的第二輸入端選通第二共模電平或第四輸入電壓；第三開關、第七開關分別為比較器的第三輸入端選通第二共模電平或第三輸入電壓；第一電容一端分別與第一 PMOS管的源級、第七PMOS管的漏級相連，第一電容的另一端與連接點Va相連；第二電容一端分別與第二 PMOS管的源級、第八PMOS管的漏級相連，第二電容的另一端與連接點Va相連；第三電容一端分別與第三PMOS管的源級、第九PMOS管的漏級相連，第三電容的另一端與連接點Va相連；第四電容一端分別與第四PMOS管的源級、第十PMOS管的漏級相連，第四電容的另一端與連接點Va相連；第一電阻一端與電源相連，第一電阻的另一端與第六PMOS管的源級相連；第五PMOS管的源極與電源相連，第五PMOS管的漏極與連接點Va相連；第一 PMOS管的漏極和第二 PMOS管的漏極相連並作為所述四輸入匹配電路的第一輸出端；第三PMOS管的漏極和第四PMOS管的漏極相連並作為所述四輸入匹配電路的第二輸出端；第五PMOS管的柵極連接第一時鐘信號，第六PMOS管的柵極連接第二時鐘信號；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的柵極均連接第三時鐘信號；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的源極均連接電源；
[0007]所述鎖存電路包括第十一 PMOS管、第十二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管；其中，第十一 PMOS管的源極與所述四輸入匹配電路的第一輸出端相連，第十二 PMOS管的源極與所述四輸入匹配電路的第二輸出端相連；第十一 PMOS管的漏極、第十二 PMOS管的柵極、第一 NMOS管的漏極相連、第二 NMOS管的柵極、第三NMOS管的漏極均相連並作為所述鎖存電路的第一輸出端；第十一 PMOS管的柵極、第十二 PMOS管的漏極、第一 NMOS管的柵極、第二 NMOS管的漏極、第四NMOS管的漏極均相連並作為所述鎖存電路的第二輸出端；第三NMOS管的柵極、第四NMOS管的柵極均連接第一時鐘信號；第一 NMOS管的源級、第二 NMOS管的源級、第三NMOS管的源級、第四NMOS管的源級均接地；
[0008]所述輸出整形電路包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一或非門、第二或非門；第一反相器的輸入端連接所述鎖存電路的第一輸出端，第一反相器的輸出端串聯第二反相器後與第一或非門的第一輸入端連接；第三反相器的輸入端連接所述鎖存電路的第二輸出端，第三反相器的輸出端串聯第四反相器後與第二或非門的第一輸入端連接；第一或非門的輸出端連接第五反相器的輸入端，第二或非門的輸出端連接第六反相器的輸入端，第一或非門的第二輸入端與第二或非門的輸出端相連，第二或非門的第二輸入端與第第一或非門的輸出端相連；第六反相器的輸出端為比較器的第一輸出端，第五反相器的輸出端為比較器的第二輸出端和。[0009]有益效果:本發明的比較器中四輸入匹配電路在第一時鐘，第二時鐘，第三時鐘的控制下，通過第一電容、第二電容、第三電容、第四電容的充電和放電，使比較器的輸入場效應管源級在比較相時儲存了共模電平與閾值電壓的差，從而場效應管過驅動電壓Iv正好消去了共模電平和閾值電壓的部分，使流過輸入場效應管的電流與共模電平、閾值電壓無關，即比較器輸出結果消去了共模電平和閾值電壓的影響。與現有技術相比，本發明的優點在於:
[0010](I)本發明所提出的應用於流水線型模數轉換器的比較器減小了傳統結構動態比較器受共模電平偏差的影響，抗幹擾能力強；從而提高了比較器抗幹擾能力，也提高了比較器的精度。
[0011](2)本發明所提出的應用於流水線型模數轉換器的比較器相對傳統結構動態比較器，具有減小輸入管閾值電壓不匹配的功能，減小了失調。
【專利附圖】
【附圖說明】
[0012]圖1為本發明的整體電路圖；
[0013]圖2為本發明的三相時鐘示意圖；
[0014]圖3為本發明仿真中使用的輸入信號取值示意圖；[0015]圖4為傳統比較器仿真結果；
[0016]圖5為本發明比較器仿真結果。
【具體實施方式】
[0017]下面結合附圖對本發明做更進一步的解釋。
[0018]如圖1所示，一種應用於流水線型模數轉換器的比較器，包括四輸入匹配電路1、鎖存電路2、輸出整形電路3 ；
[0019]所述的四輸入匹配電路I包括第一 PMOS管PMl、第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第一開關S1、第二開關S2、第三開關S3、第四開關S4、第五開關S5、第六開關S6、第七開關S7、第八開關S8、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一電阻R。 [0020]其中，第一 PMOS管PMl的柵極為比較器的第一輸入端，第二 PMOS管PM2的柵極為比較器的第二輸入端，第三PMOS管PM3的柵極為比較器的第三輸入端，第四PMOS管PM4的柵極為比較器的第四輸入端；第一開關S1、第五開關S5分別為比較器的第一輸入端選通第一共模電平Vraml或第一輸入電壓Vip ;第四開關S4、第八開關S8分別為比較器的第四輸入端選通第一共模電平Vraml或第二輸入電壓Vin ;共模電平Vraml是第一輸入電壓Vip和第二輸入電壓Vin的共模電平，在實際電路中由輸入共模檢測電路得到；第二開關S2、第六開關S6分別為比較器的第二輸入端選通第二共模電平v_2或第四輸入電壓VREFN ;第三開關S3、第七開關S7分別為比較器的第三輸入端選通第二共模電平Veran2或第三輸入電壓VREFP ;第二共模電平Vram2是參考電平VREFP和VREFN的共模電平，在實際電路中由基準給出；第一電容Cl 一端分別與第一 PMOS管PMl的源級、第七PMOS管PM7的漏級相連，第一電容Cl的另一端與連接點Va相連；第二電容C2 —端分別與第二 PMOS管PM2的源級、第八PMOS管PM8的漏級相連，第二電容C2的另一端與連接點Va相連；第三電容C3 —端分別與第三PMOS管PM3的源級、第九PMOS管PM9的漏級相連，第三電容C3的另一端與連接點Va相連；第四電容C4 一端分別與第四PMOS管PM4的源級、第十PMOS管PMlO的漏級相連，第四電容C4的另一端與連接點Va相連；第一電阻R —端與電源VDD相連,第一電阻R的另一端與第六PMOS管PM6的源級相連；第五PMOS管PM5的源極與電源VDD相連，第五PMOS管PM5的漏極與連接點Va相連；第一 PMOS管PMl的漏極和第二 PMOS管PM2的漏極相連並作為所述四輸入匹配電路I的第一輸出端vol ;第三PMOS管PM3的漏極和第四PMOS管PM4的漏極相連並作為所述四輸入匹配電路I的第二輸出端vo2 ;第五PMOS管PM5的柵極連接第一時鐘信號CLKl，第六PMOS管PM6的柵極連接第二時鐘信號CLK2 ;第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO的源極均連接電源VDD ;第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO的柵極均連接第三時鐘信號CLK3，起到對電容復位的作用。
[0021 ] 鎖存電路2包括第十一 PMOS管PMl 1、第十二 PMOS管PM12、第一 NMOS管NMl、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4。其中，第十一 PMOS管PMll的源極與所述四輸入匹配電路I的第一輸出端vol相連，第十二 PMOS管PM12的源極與所述四輸入匹配電路I的第二輸出端vo2相連；第^^一 PMOS管PMll的漏極、第十二 PMOS管PM12的柵極、第一 NMOS管匪I的漏極相連、第二 NMOS管匪2的柵極、第三NMOS管匪3的漏極均相連並作為所述鎖存電路2的第一輸出端OUTl ;第^^一 PMOS管PMll的柵極、第十二 PMOS管PM12的漏極、第一 NMOS管NMl的柵極、第二 NMOS管NM2的漏極、第四NMOS管NM4的漏極均相連並作為鎖存電路2的第二輸出端0UT2 ;第三NMOS管匪3的柵極、第四NMOS管NM4的柵極均連接第一時鐘信號CLKl ;第一 NMOS管NMl的源級、第二 NMOS管NM2的源級、第三NMOS管NM3的源級、第四NMOS管NM4的源級均接地。
[0022]輸出整形電路3包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一或非門NORl、第二或非門N0R2 ;第一反相器INVl的輸入端連接鎖存電路2的第一輸出端0UT1，第一反相器INVl的輸出端串聯第二反相器INV2後與第一或非門NORl的第一輸入端連接；第三反相器INV3的輸入端連接鎖存電路2的第二輸出端0UT2，第三反相器INV3的輸出端串聯第四反相器INV4後與第二或非門N0R2的第一輸入端連接；第一或非門NORl的輸出端連接第五反相器INV5的輸入端，第二或非門N0R2的輸出端連接第六反相器INV6的輸入端，第一或非門NORl的第二輸入端與第二或非門N0R2的輸出端相連，第二或非門N0R2的第二輸入端與第第一或非門NORl的輸出端相連；第六反相器INV6的輸出端為比較器的第一輸出端0UTP,第五反相器INV5的輸出端為比較器的第二輸出端和0UTN。
[0023]如圖2所示為電路由三相時鐘控制。當第一時鐘CLKl和第三時鐘CLK3均為高電平，第二時鐘CLK2為低電平，此時第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO關斷。第一開關SI和第四開關S4選通第一共模電平vcoml，第一共模電平Vcoffll是Vip和Vin的共模電平，在實際電路中由輸入共模檢測電路得到。第二開關S2和第三開關S3選通第二共模電平ν.2，第二共模電平Vram2是參考電平VREFP和VREFN的共模電平，在實際電路中由基準給出。第五PMOS管ΡΜ5關斷，第六PMOS管ΡΜ6導通，由於第一電阻R的存在，第一至第四電容上級板洩放一部分電荷，Va電壓下降，此處假設在CLKl變高前Va放電至(VDD-Vr)，Vr為場效應管閾值電壓。第一 PMOS管PMl、第二 PMOS管ΡΜ2、第三PMOS管ΡΜ3、第 四PMOS管ΡΜ4的源級放電至臨界關斷狀態。以第一 PMOS管PMl為例:ΡΜ1的源級一直放電至臨界關斷狀態，此時源級電壓Vsl =vraml-vthl。第三NMOS管匪3和第四NMOS管NM4導通，輸出OUTl和0UT2均為低電平，通過輸出整形電路，最終輸出狀態為保持上一輸出狀態不變。第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4動作特性與第一PMOS 管 PMl —致。
[0024]當第一時鐘CLKl為低電平，第二時鐘CLK2和第三時鐘CLK3均為高電平時，第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO關斷。第五開關S5選通第一輸入Vip,第八開關S8選通第二輸入Vin,第七開關S7選通第三輸入VREFP,第六開關S6選通第四輸入VREFN。第五PMOS管PM5導通，第六PMOS管PM6關斷，此時Va ^ VDD,即第一電容Cl的上級板電壓變化了 Λ ^VDD-(VDD-Vr)~Vr，根據電荷守恆定律，第一電容Cl的下極板也變化相同電壓Λ，那麼第一PMOS管PMl的源級電壓Vsl變為(vMml-vthl+Vr)，Vthl為第一 PMOS管PMl的導通電壓。第一 PMOS管PMl的過驅動電壓Vevl = Ves-Vthl ^ Vip-Vs1-Vthl，假設輸入信號Vip = vCOffll+vl,vl為第一輸入電壓Vip和第一共模電平vMml的差值；那麼代入過驅動電壓公式得:Vovl = vl-Vr。
[0025]同理，假設Vin = Vcoml+VI, VREFN = vcom2-v2, VREFP = vcom2+v2,v2 為 VREFP 與 Vcom2的差值，那麼第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的過驅動電壓分別為:
[0026]Vov2 ≈ -vl-Vr
[0027]Vov3 ≈ -v2-Vr
[0028]Vov4 ≈ -v2-Vr
[0029]所以，第一 PMOS管PM1、第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的過驅動電壓都與閾值電壓及共模電平無關，根據電流的平方律公式得，四個輸入管的電流均與閾值電壓、共模電平無關。同時，第三NMOS管匪3和第四NMOS管NM4關閉，鎖存電路工作，通過正反饋將輸出電壓OUTl和0UT2迅速拉高或降低，輸出整形電路將OUl和0UT2進一步整形，最終得到比較器的高低電平輸出OUTP和0UTN。
[0030]當第一時鐘CLKl、第三時鐘CLK3均為低電平，第二時鐘CLK2為高電平時，第五PMOS管PM5、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO導通，第六PMOS管PM6關斷，則第一電容Cl、第二電容C2、第三電容C3、第四電容C4的上級板和下極板電壓均為VDD，電容得到復位，以供下一周期的充放電。
[0031]如圖3所示為輸入和輸出各點的電壓隨時間變化的示意圖，觀察的時間範圍為O到3us。第一輸入Vip為從600mV變化到700mV的斜坡信號，第二輸入Vin為從600mV變化到500mV的斜坡信號，第三輸入VREFP為550mV的電平，第四輸入VREFN為450mV的電平，則此時第一輸入和第二輸入的共模電平，即第一共模電平Vcwml為600mV ;第三輸入和第四輸入的共模電平，即第二共模電平Vram2為500mV。兩個共模電平一般都由共模電平檢測電路檢測到並與輸入端相連。當 t < 1.5us 時，Vip-Vin 1.5us 時，Vip-Vin > VREFP-VREFN? 所以比較器應在 1.5us 後的第一個比較相完成輸出電平的翻轉。此處參考電平的共模電平與輸入差分信號共模電平產生了 IOOmV的偏差，優於傳統比較器的比較結果的偏差。傳統比較器比較結果如圖4所示，t匕較結果直到2.3us處才發生翻轉，即1.5us至2.3us間的比較結果全部錯誤，比較結果受到共模電平偏差嚴重影響。本發明提出的比較器結構在相同情況下得到了如圖5的比較結果，輸出電平在1.5us後的第一個比較相完成翻轉，比較結果完全正確，說明本發明降低了比較器對共模電平偏差的敏感度，也說明了以上推倒的正確性，從而間接證明了比較器降低了輸入管閾值電壓的不匹配，降低了失調。
[0032]以上所述僅是本發明的優選實施方式，應當指出，對於本【技術領域】的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
【權利要求】
1.一種應用於流水線型模數轉換器的比較器，其特徵在於:該比較器包括四輸入匹配電路(I)、鎖存電路(2)、輸出整形電路(3); 所述的四輸入匹配電路(I)包括第一 PMOS管(PMl)、第二 PMOS管(PM2)、第三PMOS管(PM3)、第四 PMOS 管(PM4)、第五 PMOS 管(PM5)、第六 PMOS 管(PM6)、第七 PMOS 管(PM7)、第八 PMOS 管(PM8)、第九 PMOS 管(PM9)、第十 PMOS 管(PMlO)、第一開關(SI)、第二開關(S2)、第三開關(S3)、第四開關(S4)、第五開關(S5)、第六開關(S6)、第七開關(S7)、第八開關(S8)、第一電容(Cl)、第二電容(C2)、第三電容(C3)、第四電容(C4)、第一電阻(R);其中，第一 PMOS管(PMl)的柵極為比較器的第一輸入端，第二 PMOS管(PM2)的柵極為比較器的第二輸入端，第三PMOS管(PM3)的柵極為比較器的第三輸入端，第四PMOS管(PM4)的柵極為比較器的第四輸入端；第一開關(SI)、第五開關(S5)分別為比較器的第一輸入端選通第一共模電平(V。—)或第一輸入電壓(Vip);第四開關(S4)、第八開關(S8)分別為比較器的第四輸入端選通第一共模電平(ν.ι)或第二輸入電壓(Vin);第二開關(S2)、第六開關(S6)分別為比較器的第二輸入端選通第二共模電平(V_2)或第四輸入電壓(VREFN);第三開關(S3)、第七開關(S7)分別為比較器的第三輸入端選通第二共模電平(Veran2)或第三輸入電壓(VREFP);第一電容(Cl) 一端分別與第一 PMOS管(PMl)的源級、第七PMOS管(ΡΜ7)的漏級相連，第一電容(Cl)的另一端與連接點Va相連；第二電容(C2) —端分別與第二 PMOS管(ΡΜ2)的源級、第八PMOS管(ΡΜ8)的漏級相連，第二電容(C2)的另一端與連接點Va相連；第三電容(C3) —端分別與第三PMOS管(ΡΜ3)的源級、第九PMOS管(ΡΜ9)的漏級相連，第三電容(C3)的另一端與連接點Va相連；第四電容(C4) 一端分別與第四PMOS管(ΡΜ4)的源級、第十PMOS管(PMlO)的漏級相連，第四電容(C4)的另一端與連接點Va相連；第一電阻(R) —端與電源(VDD)相連，第一電阻(R)的另一端與第六PMOS管(ΡΜ6)的源級相連；第五PMOS管(ΡΜ5)的源極 與電源(VDD)相連，第五PMOS管(ΡΜ5)的漏極與連接點Va相連；第一 PMOS管(PMl)的漏極和第二 PMOS管(ΡΜ2)的漏極相連並作為所述四輸入匹配電路(I)的第一輸出端(vol);第三PMOS管(ΡΜ3)的漏極和第四PMOS管(ΡΜ4)的漏極相連並作為所述四輸入匹配電路(I)的第二輸出端(νο2);第五PMOS管(ΡΜ5)的柵極連接第一時鐘信號(CLKl)，第六PMOS管(ΡΜ6)的柵極連接第二時鐘信號(CLK2);第七PMOS管(ΡΜ7)、第八PMOS管(ΡΜ8)、第九PMOS管(ΡΜ9)、第十PMOS管(PMlO)的柵極均連接第三時鐘信號(CLK3);第七 PMOS 管(ΡΜ7)、第八 PMOS 管(ΡΜ8)、第九 PMOS 管(ΡΜ9)、第十 PMOS 管(PMlO)的源極均連接電源(VDD)； 所述鎖存電路(2)包括第十一 PMOS管(PMll)、第十二 PMOS管(PM12)、第一 NMOS管(NMl)、第二 NMOS 管(NM2)、第三 NMOS 管(NM3)、第四 NMOS 管(NM4);其中，第十一 PMOS 管(PMll)的源極與所述四輸入匹配電路(I)的第一輸出端(vol)相連，第十二PMOS管(PM12)的源極與所述四輸入匹配電路(I)的第二輸出端(vo2)相連；第十一 PMOS管(PMll)的漏極、第十二 PMOS管(PM12)的柵極、第一 NMOS管(NMl)的漏極相連、第二 NMOS管(NM2)的柵極、第三NMOS管(NM3)的漏極均相連並作為所述鎖存電路(2)的第一輸出端(OUTl);第十一 PMOS管(PMll)的柵極、第十二 PMOS管(PM12)的漏極、第一 NMOS管(NMl)的柵極、第二 NMOS管(匪2)的漏極、第四NMOS管(NM4)的漏極均相連並作為所述鎖存電路(2)的第二輸出端(0UT2);第三NMOS管(NM3)的柵極、第四NMOS管(NM4)的柵極均連接第一時鐘信號(CLKl);第一 NMOS管(NMl)的源級、第二 NMOS管(NM2)的源級、第三NMOS管(NM3)的源級、第四NMOS管(NM4)的源級均接地； 所述輸出整形電路⑶包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一或非門(NORl)、第二或非門(N0R2);第一反相器(INVl)的輸入端連接所述鎖存電路(2)的第一輸出端(OUTl)，第一反相器(INVl)的輸出端串聯第二反相器(INV2)後與第一或非門(NORl)的第一輸入端連接；第三反相器(INV3)的輸入端連接所述鎖存電路(2)的第二輸出端(0UT2)，第三反相器(INV3)的輸出端串聯第四反相器(INV4)後與第二或非門(N0R2)的第一輸入端連接；第一或非門(NORl)的輸出端連接第五反相器(INV5)的輸入端，第二或非門(N0R2)的輸出端連接第六反相器(INV6)的輸入端，第一或非門(NORl)的第二輸入端與第二或非門(N0R2)的輸出端相連，第二或非門(N0R2)的第二輸入端與第第一或非門(NORl)的輸出端相連；第六反相器(INV6)的輸出端為比較器的第一輸出端(0UTP),第五反相器(INV5)的輸出端為比較器的第二輸出端和(OUTN)。
【文檔編號】H03M1/34GK103746700SQ201410012384
【公開日】2014年4月23日 申請日期:2014年1月10日 優先權日:2014年1月10日
【發明者】吳建輝, 薛金煒, 李紅, 黃成 , 田茜 申請人:東南大學