一種數據鏈路實現電路的製作方法
2023-04-26 21:21:01 1
一種數據鏈路實現電路的製作方法
【專利摘要】本發明提供了一種數據鏈路實現電路，數模轉換器的第一時鐘輸出端與時鐘緩衝器輸入端相連相連，該時鐘緩衝器的輸出端分別與4片第一高速數據復接器的時鐘輸入端相連，4片第一高速數據復接器的時鐘輸出端與4片第一時鐘分頻器的輸入端一一對應相連，4片第一時鐘分頻器的輸出端均與FPGA晶片的4個全局時鐘引腳相連，從而形成能夠同時得到4路相同頻率全局時鐘信號的時鐘鏈路。該FPGA晶片的數據輸出端引出的96位差分數據線等分成4組分別與4片第一高速數據復接器的數據輸入端相連，則每一片第一高速數據復接器的數據輸出端將引出48位差分數據線，接入數模轉換器的數據輸入端，從而構成該數模轉換器的數據鏈路，實現對數據帶寬為96Gbps的數據傳輸。
【專利說明】 一種數據鏈路實現電路
【技術領域】
[0001]本發明涉及數據傳輸【技術領域】，更具體的說是涉及一種數據鏈路實現電路。
【背景技術】
[0002]目前，在航空航天、國防軍事和超帶寬無線技術等領域都會應用到高速DAC(Digital to Anglog Converter,模數轉換器),而隨著各領域的快速發展以及人們對各領域的要求越來越高，其對DAC的精度、採樣率和無雜散動態範圍的要求也越來越高，因而，精度為12位，採樣率達到8Gbps (單位:每秒1000兆位)的DAC的應用已成為滿足上述要求的關鍵，那麼，如何使用該DAC構建一種有效可行的數據鏈路，來實現高帶寬數據的傳輸已成為急需解決的問題。
【發明內容】
[0003]有鑑於此，本發明提供了一種數據鏈路實現電路，解決了採樣率為每秒8000兆位的數模轉換器的數據傳輸問題，擴大了該數模轉換器的應用範圍。
[0004]為實現上述目的，本發明提供如下技術方案:
[0005]一種數據鏈路實現電路，包括，數模轉換器、時鐘緩衝器、4片第一高速數據復接器、4片第一時鐘分頻器和FPGA晶片，其中，
[0006]所述數模轉換器的第一時鐘輸出端與所述時鐘緩衝器的輸入端相連，所述數模轉換器對輸入的採樣時鐘信號進行2分頻處理後，將處理得到的第一採樣時鐘信號輸送至所述時鐘緩衝器；
[0007]所述時鐘緩衝器的輸出端分別與4片第一高速數據復接器的時鐘輸入端相連，將所述第一採樣時鐘信號等分成4路分別發送至所述4片第一高速數據復接器，由該第一高速數據復接器根據接收到的第一採樣時鐘信號輸出第二採樣時鐘信號；
[0008]所述4片第一高速數據復接器的時鐘輸出端分別與所述4片第一時鐘分頻器的輸入端一一對應相連，將所述第二採樣時鐘信號輸入一一對應的第一時鐘分頻器，由該第一時鐘分頻器對所述第二採樣時鐘信號進行2分頻處理，得到第三採樣時鐘信號；
[0009]所述4片第一時鐘分頻器的輸出端與所述FPGA晶片的4個全局時鐘引腳一一對應相連，將所述第三採樣時鐘信號輸入至一一對應的全局時鐘引腳；
[0010]所述FPGA晶片的數據輸出端經4組差分數據線分別與所述4片第一高速數據復接器的數據輸入端相連，將所述FPGA晶片的數據輸出端輸出的96位差分數據信號等分成4組，分別輸送至所述4片第一高速數據復接器進行數據復接，得到48位差分數據信號；
[0011]所以4片第一高速數據復接器的數據輸出端均與所述數模轉換器的數據輸入端相連，將輸出的所述48位差分數據信號按照數據位由高位到低位的順序輸入所述數模轉換器。
[0012]優選的，所述數模轉換器包括:1片第二高速數據復接器，用於對輸入該數模轉換器的所述48位差分數據信號進行數據復接，得到12位的差分數據信號。[0013]優選的，所述電路還包括:分別與所述數模轉換器的第二時鐘輸出端和所述FPGA的一全局時鐘引腳相連的第二時鐘分頻器，當所述數模轉換器對輸入的採樣時鐘信號進行4分頻處理，並輸出第四採樣時鐘信號時，對所述第四採樣時鐘信號進行2分頻處理，並將處理得到的第五採樣時鐘信號輸送至所述FPGA的一全局時鐘引腳。
[0014]優選的，其特徵在於，所述數模轉換器的精度為12位、採樣率為每秒8000兆位，型號為 MD662H。
[0015]優選的，所述FPGA晶片的型號為XC6VSX475T-2FFG1759I。
[0016]優選的，所述4片第一高速數據復接器均是型號為MX2412D的12位的2:1高速數
據復接器。
[0017]優選的，所述時鐘緩衝器的型號為NB7L14MNG。
[0018]優選的，所述4片第一時鐘分頻器的型號均為NB6N239SMNG，所述第二時鐘分頻器的型號為 MC10LVEP11DTG。
[0019]優選的，所述電路還包括:與所述數模轉換器的時鐘輸入端相連的平衡-不平衡轉換器，用於將輸入的模擬量信號轉換成差分信號，並將該差分信號作為採樣時鐘信號輸送至所述數模轉換器。
[0020]優選的，所述平衡-不平衡轉換器的型號為SCLF-21.4+。
[0021]經由上述的技術方案可知，本發明提供了一種數據鏈路實現電路，當數模轉換器將輸入的採樣時鐘信號進行2分頻處理後，由與該數模轉換器的第一時鐘輸出端相連的時鐘緩存器，將處理得到的第一採樣時鐘信號等分成4路，分別輸入與該時鐘緩存器的輸出端相連的4片第一高速數據復接器，由該第一高速數據復接器根據接收到的第一採樣時鐘信號，通向與4片第一高速數據復接器一一對應相連的4片第一時鐘分頻器發送第二採樣時鐘信號，經第一時鐘分頻器對該第二採樣時鐘信號的2分頻處理後，將得到的第三採樣時鐘信號作為全局時鐘信號，輸送至FPGA (Field Programmable Gate Array,現場可編程邏輯門陣列)晶片的4個全局時鐘引腳。當FPGA晶片在某個500MHz的全局時鐘信號的觸發下，其引出的96位差分數據線將被等分成4組分別與4片第一高速數據復接器相連，經第一高速數據復接器的處理後，引出48位差分數據線與數模轉換器的數據輸入端相連，其中，由於全局時鐘信號是採用DDR (Dual Data Rate，雙倍數據速率)方式進行觸發，因而，該FPGA晶片輸出的96位差分數據線的每一位的數據傳輸速率均為IGbps (單位:每秒傳輸1000兆位)，經第一高速數據復接器的數據復接後，其輸出的48位差分數據線的每一位的數據傳輸速率變為2Gbps，之後，經數模轉換器內部的第二高速數據復接器的數據復接後，所接入的48位差分數據線變為12位差分數據線輸出，且此時每位差分數據線的數據傳輸速率為8Gbps，從而為該數模轉換器提供了一種有效可行的數據鏈路，實現了高帶寬(如96Gbps)數據的傳輸。
【專利附圖】
【附圖說明】
[0022]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。[0023]圖1為本發明一種數據鏈路實現電路的實施例1的結構示意圖；
[0024]圖2為本發明一種數據鏈路實現電路的實施例2的結構示意圖。
【具體實施方式】
[0025]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
[0026]本發明實施例公開了一種數據鏈路實現電路，當數模轉換器將輸入的採樣時鐘信號進行2分頻處理後，由與該數模轉換器的第一時鐘輸出端相連的時鐘緩存器，將處理得到的第一採樣時鐘信號等分成4路，分別輸入與該時鐘緩存器的輸出端相連的4片第一高速數據復接器，由該第一高速數據復接器根據接收到的第一採樣時鐘信號，向與4片第一高速數據復接器一一對應相連的4片第一時鐘分頻器發送第二採樣時鐘信號，經第一時鐘分頻器對該第二採樣時鐘信號的2分頻處理後，將得到的第三採樣時鐘信號作為全局時鐘信號，輸送至FPGA (Field Programmable Gate Array,現場可編程邏輯門陣列)晶片的4個全局時鐘引腳。當FPGA晶片在某個500MHz的全局時鐘信號的觸發下，其引出的96位差分數據線將被等分成4組分別與4片第一高速數據復接器相連，經第一高速數據復接器的處理後，引出48位差分數據線與數模轉換器的數據輸入端相連，其中，由於全局時鐘信號是採用DDR (Dual Data Rate，雙倍數據速率)方式進行觸發，因而，該FPGA晶片輸出的96位差分數據線的每一位的數據傳輸速率均為lGbps，經第一高速數據復接器的數據復接後，其輸出的48位差分數據線的每一位的數據傳輸速率變為2Gbps，之後，經數模轉換器內部的第二高速數據復接器的處理，所接入的48位差分數據線變為12位差分數據線輸出，且此時每位差分數據線的數據傳輸速率為8Gbps，從而為該數模轉換器提供了一種有效可行的數據鏈路，實現了高帶寬(如96Gbps)數據的傳輸。
[0027]如圖1所示，為本發明一種數據鏈路實現電路的實施例1的結構示意圖，該電路可以包括:數模轉換器101、時鐘緩衝器102、4片第一高速數據復接器103、4片第一時鐘分頻器104和FPGA晶片105，其中，
[0028]在本發明實施例中，數模轉換器101可以選用精度為12位、採樣率為8Gbps，型號為MD662H的數模轉換器，且在實際應用中，該數模轉換器101採用DDR方式進行數據採樣，即在採樣時鐘信號的上升沿和下降沿都會進行數據採樣，且由於該數模轉換器101的採樣率為8Gbps，則該數模轉換器101的最大採樣頻率為4GHz，經過其內部的2分頻處理後，該數模轉換器101可以通過第一時鐘輸出端輸出第一米樣時鐘信號的米樣時鐘頻率為2GHz。
[0029]其中，在本實施例中，該數模轉換器101對輸入的採樣時鐘信號進行2分頻處理後，可以通過LVDS(Low_Voltage Differential Signaling,低壓差分信號)接口輸出，並通過LVDS線與時鐘緩衝器102相連，則上述第一時鐘輸出端可以為LVDS接口。在實際應用中，LVDS技術是採用極低的電壓擺幅高速差動傳輸數據，可實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低福射等特點，該LVDS線可以採用銅質的PCB(Printed CircuitBoard,印刷電路板)連線。
[0030]時鐘緩衝器102的輸入端與數模轉換器101的第一時鐘輸出端相連,輸出端與4片第一高速數據復接器103的時鐘輸入端相連，用於將數模轉換器101的第一時鐘輸出端輸出的第一採樣時鐘信號等分成4路，分別發送給4片第一高速數據復接器103進行處理，得到第二採樣時鐘信號。
[0031]其中，在本發明實施例中，該時鐘緩衝器102具體可以選用安森美公司的型號為NB7L14MNG的I分4的時鐘緩衝器。4片第一高速數據復接器均103可以選用Euvis公司的型號為MX2412D的12位的2:1高速數據復接器。則每一片第一高速數據復接器接收到第一採樣時鐘信號後，將輸出第二採樣時鐘信號，其中，該第一採樣時鐘信號的採樣時鐘頻率為2GHz，第二採樣時鐘信號的採樣時鐘頻率為IGHz。
[0032]在本實施例的PCB布線中，這4片第一高速數據復接器103和時鐘緩衝器102之間可採樣LVDS線連接，則輸入這4片第一高速數據復接器103的4路時鐘信號差分對對間走線長度誤差範圍±10mil (單位:密耳)，差分對內走線長度誤差範圍±2.5mil、差分阻抗100 歐姆 ±5%O
[0033]另外，4片第一時鐘分頻器104的輸入端分別與4片第一高速數據復接器103的時鐘輸出端——對應相連，輸出端與FPGA晶片105的任意4個全局時鐘引腳——對應相連。其中，這4片第一是時鐘分頻器具體可以選用安森美公司生產的型號為NB6N239SMNG，且能夠對輸入的時鐘信號進行2分頻的時鐘分頻器，而FPGA晶片105可以選用XILINX公司的型號為XC6VSX475T-2FFG1759I的FPGA晶片，則當第一時鐘分頻器接收到與其對應的第一高速數據復接器輸出的第二採樣時鐘信號後，將會對該第二採樣時鐘信號進行2分頻處理，並將得到的第三採樣時鐘信號作為FPGA晶片105的全局時鐘信號，分別輸入該FPGA晶片的4個不同的全局時鐘引腳。其中，第三採樣時鐘信號的採樣時鐘頻率為500MHz。
[0034]在實際應用中，通常採用DLL (Delay Locked Loop，數字延遲鎖相環)技術對FPGA晶片內部的全局時鐘進行控制，具體的，可使用FPGA內部的DLL，消除時鐘相位偏移、變換時鐘頻率(倍頻或分頻)以及調整時鐘輸出相位。則在本實施例中，為了實現同步採集數據，FPGA晶片105的4個全局時鐘引腳可分別連接至上述4片第一高速數據復接器103，分別將這4片第一高速數據復接器103的採樣窗相位調節為0°、90°、180°和270°，具體可通過第一高速數據復接器採樣窗選擇引腳SELl和SEL2來選擇。
[0035]優選的，數模轉換器101還可以對輸入的採樣時鐘信號進行4分頻處理，將得到的第四採樣時鐘信號通過第二時鐘輸出端輸送至與其相連的第二時鐘分頻器，由該第二時鐘分頻器對第四採樣時鐘信號進行2分頻處理後，將得到具的第五採樣時鐘信號作為FPGA晶片的全局時鐘信號輸入其全局時鐘引腳。需要說明的是，該數模轉換器101仍採用DDR方式進行數據傳輸，並將4分頻處理得到的第四採樣時鐘信號通過LVDS接口輸出，且第四採樣時鐘信號的採樣時鐘頻率為1GHz，第五採樣時鐘信號的採樣時鐘頻率為500MHz。
[0036]其中，優選實施例中的第二時鐘分頻器可選用安森美公司的型號為MC10LVEP11DTG的2分頻的時鐘分頻器。
[0037]結合上述分析可知，本發明優選實施例中，所構建的時鐘鏈路能夠使FPGA晶片的5個全局時鐘引腳同時得到相同頻率的全局時鐘信號，增大了對FPGA晶片的全局時鐘信號的選擇範圍。
[0038]在本發明實施例中，當從上述多個時鐘鏈路確定I個後，該FPGA晶片105的數據輸出端將會在某一全局時鐘信號的觸發下，以DDR方式產生96位差分數據信號，由於該全局時鐘信號的頻率為500MHz，因而，當96位差分數據信號通過96位差分數據線輸出時，每位差分數據線的數據傳輸速率為lGbps，則該FPGA晶片105的數據傳輸帶寬為96Gbps。其中，與FPGA晶片105的數據輸出端相連的96位差分數據線將會被平分成4組，分別與4片第一高速數據復接器103相連，由於該第一高速數據復接器103為2:1的高速數據復接器，則該第一高速數據復接器103會對輸入的差分數據進行數據復接，從而使每位差分數據線的數據傳輸速率將由IGbps變為2Gbps，為保證數據傳輸帶寬恆定，則每一片第一高速數據復接器103均引出48位差分數據線，與模數轉換器101的數據輸入端相連。
[0039]需要說明的是，4片第一高速數據復接器103輸出的48位差分數據信號按照數據位由高位到低位的順序輸入數模轉換器101，且由於該數模轉換器101內包括有I片4:1的第二高速數據復接器，則該第二高速數據復接器會對輸入的48位差分數據進行數據復接，得到12位的差分數據輸出，且用於傳輸這12位差分數據的每一位差分數據線的數據傳輸速率為8Gbps。
[0040]另外，在對上述FPGA晶片數據輸出端引出的96位差分數據線進行PCB布線時，要求這96位差分數據線之間走線長度誤差範圍±10mil，差分對內走線長度誤差範圍±2.5mil、差分阻抗100歐姆±5%。而4片第一高速數據復接器的數據輸出端引出的48位差分數據線之間走線長度誤差範圍±5mil，差分對內走線長度誤差範圍±2.5mil、差分阻抗100歐姆±5%。
[0041]本發明實施例提供了一種數據鏈路實現電路，當數模轉換器將輸入的採樣時鐘信號進行2分頻處理後，由與該數模轉換器的時鐘輸出端相連的時鐘緩存器，將處理得到的第一採樣時鐘信號等分成4路分別輸送至與該時鐘緩存器的輸出端相連的4片第一高速數據復接器，由該第一高速數據復接器根據接收到的第一採樣時鐘信號，向與這4片第一高速數據復接器一一對應相連的4片第一時鐘分頻器發送第二採樣時鐘信號，經該第一時鐘分頻器對第二採樣時鐘信號的2分頻處理後，將最終得到的第三採樣時鐘信號輸送至FPGA晶片的4個全局時鐘引腳。當FPGA晶片在某個500MHz的全局時鐘信號的觸發下，其引出的96位差分數據線將被等分成4組分別與4片第一高速數據復接器相連，經第一高速數據復接器的處理後，引出48位差分數據線與數模轉換器的數據輸入端相連，其中，由於全局時鐘信號是採用DDR(Dual Data Rate，雙倍數據速率)方式進行觸發，因而，該FPGA晶片輸出的96位差分數據線的每一位的數據傳輸速率均為IGbps(單位:每秒傳輸1000兆位)，經第一高速數據復接器的數據復接後，其輸出的48位差分數據線的每一位的數據傳輸速率變為2Gbps，之後，經數模轉換器內部的第二高速數據復接器的數據復接後，所接入的48位差分數據線變為12位差分數據線輸出，且此時每位差分數據線的數據傳輸速率為8Gbps，從而為該數模轉換器提供了一種有效可行的數據鏈路，實現了高帶寬(如96Gbps)數據的傳輸。
[0042]如圖2所示，為本發明一種數據鏈路實現電路的實施例2的結構示意圖，該電路可以包括:平衡-不平衡轉換器201、數模轉換器202、時鐘緩衝器203、4片第一高速數據復接器204、4片第一時鐘分頻器205、I片第二時鐘分頻器206和FPGA晶片207，其中，
[0043]平衡-不平和轉換器201與數模轉換器202的時鐘輸入端相連，用於將輸入的模擬量信號轉換成差分數據信號，作為數模轉換器202的採樣時鐘信號，輸送至該數模轉換器202的時鐘輸入端。其中，該平衡-不平和轉換器201具體可以選用MicroCircuits公司的型號為SCLF-21.4+的平衡-不平和轉換器。
[0044]在本發明實施例中，數模轉換器202可以選用Euvis公司的精度為12位，採樣率為8Gbps，型號為MD622H的MUXDAC，其內部包含有4:1的高速數據復接器，因而對輸入數據具有4:1的復用率和雙採樣率，因而其最大採樣時鐘頻率為4GHz。另外，該數模轉換器202自身具有對輸入採樣時鐘信號2分頻和4分頻的功能，因而當該數模轉換器202接收到採樣時鐘信號後，將分成兩路對該採樣時鐘信號進行不同的處理，一路是由該數模轉換器202對採樣時鐘信號進行2分頻處理，輸出具有2GHz的採樣時鐘頻率的第一採樣時鐘信號；另一路是由該數模轉換器202對採樣時鐘信號進行4分頻處理，輸出具有IGHz的採樣時鐘頻率的第四採樣時鐘信號。
[0045]其中，採樣時鐘頻率為2GHz的第一採樣時鐘信號經時鐘緩衝器203的處理後，被等分成4路分別輸送至與該鐘緩衝器203相連的4片第一高速數據復接器204，則第一高速數據復接器將會輸出IGHz的第二採樣時鐘信號，經過與該第一高速數據復接器對應的第一時鐘分頻器205對第二採樣時鐘信號的2分頻處理，從而得到500MHz的第三採樣時鐘信號，將其作為FPGA晶片的全局時鐘信號，輸入該FPGA晶片的一全局時鐘引腳；而數模轉換器202輸出的IGHz的第四採樣時鐘信號可通過第二時鐘分頻器206的2分頻處理，直接得到500MHz的第五採樣時鐘信號，作為FPGA晶片207的全局時鐘信號，輸入該FPGA晶片的一全局時鐘引腳，從而使該FPGA晶片207同時得到5路相同頻率的全局時鐘信號。
[0046]在實際應用中，該FPGA晶片在某全局時鐘信號的觸發下，由於該全局時鐘信號米用的是DDR方式進行觸發，則其引出96位差分數據線的每一位的數據傳輸速率均為lGbps，將這96位差分數據線平分成4組分別與4片第一高速數據復接器204相連，此時該2:1的第一高速數據復接器會對接收到的差分數據進行數據復接，從而引出48位差分數據線，且每位差分數據線的數據傳輸速率為2Gbps，之後，這4片第一高速數據復接器204輸出的48位差分數據信號將根據數據位由高到低的順序依次輸入數模轉換器202的數據輸入端，經該數模轉換器202自身4:1的復用後，使輸入的48位差分數據線變為12位差分數據線，同時使每一位差分數據線的數據傳輸速率變為8Gbps，從而使採樣率為8Gbps的數模轉換器202能夠進行數據採樣。
[0047]其中，在本發明實施例中，4片第一高速數據復接器204均可以選用Euvis公司生產的型號為MX2412D的12位的2:1高速數據復接器；4片第一時鐘分頻器205均可以選用安森美公司生產的型號為NB6N239SMNG的2分頻的時鐘分頻器；第二時鐘分頻器可以選用安森美公司生產的型號為MC10LVEP11DTG的2分頻的時鐘分頻器；FPGA晶片可以選用XILINX 公司生產的型號為 XC6VSX475T-2FFG1759I 的 FPGA。
[0048]本發明實施例提供了一種數據鏈路實現電路，通過時鐘緩存器與數模轉換器的第一時鐘輸出端相連，將數模轉換器輸出的第一採樣時鐘信號等分成4路，分別發送至與該時鐘緩衝器的輸出端相連的4片第一高速數據復接器的時鐘輸入端，此時第一高速數據復接器經會根據輸入的第一採樣時鐘信號，向與其一一對應相連的第一時鐘分頻器發送第二採樣時鐘信號，經該第一時鐘分頻器的2分頻處理後，將得到的第三採樣時鐘信號作為全局時鐘信號，分別輸送至該FPGA晶片的4個全局時鐘引腳；另外，數模轉換器自身還會將輸入的採樣時鐘信號進行4分頻處理得到第四採樣時鐘信號，並發送給與該數模轉換器的第二時鐘輸出端相連的第二時鐘分頻器進行2分頻處理，得到與第三採樣時鐘信號的相同頻率的第五採樣時鐘信號，並將其作為全局時鐘信號，輸入FPGA晶片的另一全局時鐘引腳，從而使該FPGA晶片能夠同時得到5路相同頻率的全局時鐘信號。當該FPGA晶片在某全局時鐘信號的觸發下，其數據輸出端可引出96位差分數據線，且每位差分數據線的數據傳輸速率為lGbps，經與該FPGA晶片的數據輸出端相連的第一高速數據復接器的處理後，將輸出的48位差分數據線，且此時每位差分數據線的數據傳輸速率為2Gbps，之後，數模轉換器內的4:1第二高速數據復接器會對接入的48位差分數據信號進行進一步處理，從而得到數據傳輸速率為SGbps的12位差分數據信號，以使該數模轉換器在SGbps的採樣率進行數據採樣，從而實現了數據帶寬為96Gbps的數據傳輸,為精度為12位、採樣率為8Gbps的數模轉換器的應用提供了一種可行的電路連接方式。
[0049]其中，需要說明的是，本發明實施例所提供的數據電路實現電路還可以包括用於連接各器件的線路或連接器等，其均屬於本發明的保護範圍，此處將不再一一列舉。
[0050]本說明書中各個實施例採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。
[0051]對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。
【權利要求】
1.一種數據鏈路實現電路，其特徵在於，包括，數模轉換器、時鐘緩衝器、4片第一高速數據復接器、4片第一時鐘分頻器和FPGA晶片，其中， 所述數模轉換器的第一時鐘輸出端與所述時鐘緩衝器的輸入端相連，所述數模轉換器對輸入的採樣時鐘信號進行2分頻處理後，將處理得到的第一採樣時鐘信號輸送至所述時鐘緩衝器； 所述時鐘緩衝器的輸出端分別與4片第一高速數據復接器的時鐘輸入端相連，將所述第一採樣時鐘信號等分成4路分別發送至所述4片第一高速數據復接器，由該第一高速數據復接器根據接收到的第一採樣時鐘信號輸出第二採樣時鐘信號； 所述4片第一高速數據復接器的時鐘輸出端分別與所述4片第一時鐘分頻器的輸入端一一對應相連，將所述第二採樣時鐘信號輸入一一對應的第一時鐘分頻器，由該第一時鐘分頻器對所述第二採樣時鐘信號進行2分頻處理，得到第三採樣時鐘信號； 所述4片第一時鐘分頻器的輸出端與所述FPGA晶片的4個全局時鐘引腳一一對應相連，將所述第三採樣時鐘信號輸入至一一對應的全局時鐘引腳； 所述FPGA晶片的數據輸出端經4組差分數據線分別與所述4片第一高速數據復接器的數據輸入端相連，將所述FPGA晶片的數據輸出端輸出的96位差分數據信號等分成4組，分別輸送至所述4片第一高速數據復接器進行數據復接，得到48位差分數據信號； 所以4片第一高速數據復接器的數據輸出端均與所述數模轉換器的數據輸入端相連，將輸出的所述48位差分數據信號按照數據位由高位到低位的順序輸入所述數模轉換器。
2.根據權利要求1所述的 電路，其特徵在於，所述數模轉換器包括:1片第二高速數據復接器，用於對輸入該數模轉換器的所述48位差分數據信號進行數據復接，得到12位的差分數據信號。
3.根據權利要求2所述的電路，其特徵在於，所述電路還包括:分別與所述數模轉換器的第二時鐘輸出端和所述FPGA的一全局時鐘引腳相連的第二時鐘分頻器，當所述數模轉換器對輸入的採樣時鐘信號進行4分頻處理，並輸出第四採樣時鐘信號時，對所述第四採樣時鐘信號進行2分頻處理，並將處理得到的第五採樣時鐘信號輸送至所述FPGA的一全局時鐘引腳。
4.根據權利要求1-3任一項所述的電路，其特徵在於，所述數模轉換器的精度為12位、採樣率為每秒8000兆位，型號為MD662H。
5.根據權利要求1-3任一項所述的電路，其特徵在於，所述FPGA晶片的型號為XC6VSX475T-2FFG1759L.6.根據權利要求1-3任一項所述的電路，其特徵在於，所述4片第一高速數據復接器均是型號為MX2412D的12位的2:1高速數據復接器。
6.
7.根據權利要求1-3任一項所述的電路，其特徵在於，所述時鐘緩衝器的型號為NB7L14MNG。
8.根據權利要求3所述的電路，其特徵在於，所述4片第一時鐘分頻器的型號均為NB6N239SMNG，所述第二時鐘分頻器的型號為MC10LVEP11DTG。
9.根據權利要求1-3任一項所述的電路，其特徵在於，所述電路還包括:與所述數模轉換器的時鐘輸入端相連的平衡-不平衡轉換器，用於將輸入的模擬量信號轉換成差分信號，並將該差分信號作為採樣時鐘信號輸送至所述數模轉換器。
10.根據權利要求9所述的電路，其特徵在於，所述平衡-不平衡轉換器的型號為SCLF-21.4+。`
【文檔編號】H04L25/02GK103560988SQ201310598106
【公開日】2014年2月5日 申請日期:2013年11月22日 優先權日:2013年11月22日
【發明者】李廷凱, 唐建, 張京, 官琴 申請人:綿陽市維博電子有限責任公司, 四川省綿陽西南自動化研究所