提供電性隔離的方法及包含所述方法的半導體結構的製作方法

2023-05-10 10:52:56

專利名稱：提供電性隔離的方法及包含所述方法的半導體結構的製作方法
技術領域：
本發明的實施例涉及製造半導體結構。確切地說，本發明的實施例涉及製造展現 改進的電性隔離的半導體結構的方法及具有所述方法的半導體結構。
背景技術：
集成電路(「IC」)設計者需要通過減小個別特徵的大小且通過減小半導體襯底上 的鄰近特徵之間的間隔距離來提高IC內的特徵的集成程度或密度。特徵大小的持續減小 對用以形成所述特徵的技術(例如，光刻)提出更大需求。此增加集成度的趨勢還伴有特 徵尺寸的相應減小，此使得特徵的電性隔離成為製造半導體結構或半導體裝置時的重要方所述趨勢在製造例如動態隨機存取存儲器(「DRAM」)存儲器裝置的存儲器裝置中 特別重要。例如DRAM單元的典型存儲器單元包含電晶體及例如電容器的存儲器存儲結構。 半導體裝置通常包含大量DRAM單元。隨著DRAM陣列中的個別存儲器單元的尺寸縮小，鄰 近或相鄰柵極變得更靠近在一起，且對分離DRAM單元的例如電晶體的有源區的高效且可 靠的隔離工藝的需要急劇增加。用於產生存儲器單元及具有亞微米尺寸的其它裝置的已知 製造工藝已變得日益低效。一種隔離DRAM單元的電晶體的方法是在DRAM單元的鄰近有源 區之間形成溝槽隔離區。溝槽隔離區通常包含形成於襯底內且用例如二氧化矽(「Si02」) 的絕緣材料填充的溝槽或空穴。溝槽隔離區通常形成於相鄰電晶體之間。然而，隨著特徵 大小繼續減小，電晶體的電操作變得更困難。造成此困難的一個因素被稱為所謂的「短溝道 效應」，其中電晶體溝道的寬度歸因於微型化而變得過小，所述「短溝道效應」導致電晶體即 使在閾值電壓(「Vt」)尚未施加到柵極的情況下仍啟動。提供隔離的另一方法為適當地摻 雜存儲器裝置。然而，依據存儲器裝置的結構，有效摻雜可能成本較高或可能並非可能。已經開發以通過在同一水平空間中形成較寬溝道來克服常規電晶體的短溝道效 應的電晶體的一個實例為凹入的存取裝置(「RAD」)電晶體。RAD電晶體的一個實例包含 部分形成於半導體襯底中的溝槽內的電晶體柵極(字線)。溝道區沿溝槽的整個表面形成， 其實際上在不增加電晶體所要求的橫向空間的情況下提供較寬溝道。存儲器裝置結構及形成存儲器裝置結構的方法還在頒予朱安林(Juengling)的 第7，098，105號美國專利及頒予朱安林的第2006/0046407號美國專利申請公開案中描述， 其每一者轉讓給本發明的受讓人且其每一者的揭示內容全文以引用的方式併入本文中。存 儲器裝置結構包含一包圍多個源極/漏極區的柵極線晶格。柵極線材料形成柵極線晶格， 且源極/漏極區形成具有通過柵極線晶格的片段彼此隔開的重複區的陣列。存儲器裝置結構通過以下方式併入到DRAM陣列中在源極/漏極區中的一些的上方形成數字線並與所述 源極/漏極區電性連接，及形成與源極/漏極區中的一些電性連接的多個電容器。存儲器 裝置結構包含襯底，一對半導體材料的所謂的「基座」、「支柱」或「鰭狀物」，定位於基座之間 的柵極線材料與柵極電介質材料。基座中的一者對應於用以電性連接到數字線的源極/漏 極區，且另一基座對應於用以電性連接到電容器的源極/漏極區。基座之間的柵極線材料 充當電晶體裝置的電晶體柵極，其柵極連接與基座中的一者相關聯的源極/漏極區與同另 一基座相關聯的源極/漏極區。在製造在第7，098，105號美國專利及第2006/0046407號美國專利申請公開案中 描述的存儲器裝置結構期間，使用蝕刻工藝在襯底中形成開口。隨後在開口中沉積柵極線 材料。在較大特徵尺寸的情況下，蝕刻工藝能夠形成具有大致垂直的側壁的開口。然而，隨 著特徵尺寸減小，蝕刻工藝不能形成具有大致垂直的側壁的開口。實情為，如圖1中所示， 隨著特徵尺寸繼續減小，描述於第7，098，105號美國專利及第2006/0046407號美國專利申 請公開案中的製造工藝可在襯底6中形成具有傾斜側壁4的基座或鰭狀物2。由於在形成 具有較小尺寸的特徵時襯底6的大致垂直的蝕刻不再為可能的，所以通過形成具有傾斜側 壁的開口而引起鰭狀物2的傾斜側壁4。當在這些開口中共形地沉積柵極線材料8以形成 柵極時，所沉積的柵極線材料8也具有傾斜側壁，此減小柵極之間的隔離並在柵極之間引 起短路。具有僅僅5°到6°的傾斜側壁的鰭狀物2可引起隔離及短路問題。因此，此項技術中需要開發產生用於存儲器裝置結構中的半導體結構的製造工 藝，所述半導體結構類似於在第7，098，105號美國專利及第2006/0046407號美國專利申請 公開案中描述的半導體結構但展現改進的隔離及經減少或消除的短路問題。


儘管本說明書的結尾有特別指出且清楚地主張被視為本發明的權利要求書，但在 結合附圖閱讀時可根據對本發明的以下描述更易於確定本發明的優點，附圖中圖1為常規存儲器裝置結構的橫截面圖；圖2到圖9為本發明的半導體結構的實施例在各種製造階段期間的橫截面圖；圖10到圖18為本發明的半導體結構的實施例在各種製造階段期間的橫截面圖； 及圖19到圖21為本發明的半導體結構的實施例在各種製造階段期間的橫截面圖。
具體實施例方式本發明揭示展現特徵之間的改進的隔離的半導體結構以及形成這些半導體結構 的方法。在一個實施例中，使用間隔物材料結合具有大致垂直的側壁的鰭狀物來實現隔離。 在另一實施例中，使用在半導體結構的製造中所利用的不同材料的蝕刻特性來增加有效柵 極長度(「Lrffe。tiv/』)及場柵極氧化物。在又一實施例中，在半導體結構中形成V形溝槽以 增加Lrffertire及場柵極氧化物。形成於半導體結構中的特徵可包含(但不限於)隔離區、柵 極或三維電晶體。所述特徵具有從大約20nm到大約60nm的大小。以下描述提供特定細節(例如，材料類型、蝕刻化學性質及處理條件)，以提供對 本發明的實施例的詳盡描述。然而，所屬領域的技術人員將理解，可在不使用這些特定細節的情況下實踐本發明的實施例。實際上，本發明的實施例可結合本行業中所使用的常規制 造技術及蝕刻技術來實踐。另外，下文提供的描述並不形成用於製造半導體裝置的完整工 藝流程，且下文描述的半導體結構並不形成完整半導體裝置。下文僅詳細描述理解本發明 的實施例所必需的那些工藝動作及結構。從半導體結構形成完整半導體裝置的額外動作可 通過常規製造技術來執行。此外，本文中所包含的例圖並未按比例繪製，且並不意圖是任何 特定半導體結構或半導體裝置的實際視圖。實情為，例圖僅為用以描述本發明的理想化表 示。另外，例圖間共同的元件可保留相同的元件符號。本文中所描述的方法可用以形成待用於存儲器裝置中的半導體結構，例如RAD、 FinFET、鞍形FET、納米線、三維電晶體以及其它三維結構，這些結構可用於以下存儲器中 例如SRAM的靜態存儲器，DRAM、擴展數據輸出(EDO)存儲器、擴展數據輸出動態隨機存取存 儲器(「EDO DRAM」)、同步動態隨機存取存儲器(「SDRAM」)、雙數據速率同步動態隨機存取 存儲器(「DDR SDRAM」)、同步連結動態隨機存取存儲器(「SLDRAM」)、視頻隨機存取存儲 器(「VRAM」)、Rambus動態隨機存取存儲器(「RDRAM」)形式的動態存儲器，快閃記憶體， 或此項技術中已知的任何其它存儲器類型裝置。此外，所述方法還可用於需要改進的柵極 隔離的其它應用中。併入有這些結構的半導體裝置可用於無線裝置、個人計算機或其它電 子裝置中，但並不受此限制。儘管參考特定DRAM裝置布局來說明本文中描述的方法，但所 述方法可用以形成具有其它布局的DRAM裝置。在一個實施例中，結合上覆於襯底的材料的大致垂直的蝕刻來使用間隔物材料以 在襯底中或襯底上形成自對準特徵。如本文中所使用，術語「自對準」意味著且包含使用單 一光掩模以形成其它特徵所基於的初始圖案。因而，形成於半導體襯底上的多個特徵在不 利用額外掩蔽及光刻動作的情況下對準。為了形成具有改進的隔離的半導體結構134A(參 見圖8)，如圖2中所示，可將多種材料形成於襯底102上且圖案化。如本文中所使用，術語 「襯底」指代常規矽襯底或具有一層半導體材料的其它主體襯底(bulk substrate)。如本 文中所使用，術語「主體襯底」不僅包含矽晶片，而且包含絕緣體上矽(「S0I」)襯底如藍寶 石上矽(「SOS」)襯底及玻璃上矽(「S0G」)襯底、基底半導體底座(base semiconductor foundation)上的矽外延層，及其它半導體或光電子材料如矽鍺、鍺、砷化鎵、氮化鎵或磷化 銦。舉非限制性實例來說，襯底102可為例如多晶矽的矽。襯底102可用一種或一種以上合 適植入物隨著沉積(即，就地摻雜)或在後續工藝動作期間進行摻雜來進行導電摻雜。舉 非限制性實例來說，襯底102可為經本徵摻雜的單晶矽晶片。可通過任何合適沉積技術於襯底102上形成根據本發明的實施例的結構的材料， 所述沉積技術包含(但不限於)旋塗、毯覆式塗布、化學氣相沉積(「CVD」)、原子層沉積 (「ALD」)、等離子增強ALD或物理氣相沉積(「PVD」)。或者，可使材料生長。依據待形成 於襯底102上的特定材料的性質，可由所屬領域的技術人員來選擇用於沉積或生長所述材 料的技術。儘管材料可作為層形成於襯底102上，但也可以其它配置形成材料。氧化物材料104可任選地沉積於襯底102上。氧化物材料104可為例如正矽酸四 乙酯(「TE0S」)、二氧化矽("SiO2")的矽氧化物或高密度等離子(「HDP」)氧化物。氧 化物材料104可熱生長於襯底102上。舉非限制性實例來說，氧化物材料104可具有大約 33 A的厚度。舉非限制性實例來說，氧化物材料104為SiO2，且熱生長於襯底102上。儘管 在圖2到圖7中說明氧化物材料104，但氧化物材料104的存在為任選的。如果存在，則氧化物材料104可提供應力消除。氮化物材料106可沉積於氧化物材料104上。氮化物材料106可為能夠在高溫下 沉積的任何氮化物，包含(但不限於)氮化矽(「Si3N4」)。舉非限制性實例來說，氮化物材 料106可以大約150 A的厚度來沉積。將氮化物材料106形成於氧化物材料104上而非襯 底102上可使得氮化物材料106能夠易於移除。由於將氮化物材料106形成於襯底102上 可使得電作用界面電荷形成，所以將氮化物材料106形成於氧化物材料104上可減少這些 電荷的形成。氧化物支柱材料108可沉積於氮化物材料106上。氧化物支柱材料108可為 先前所描述的用作氧化物材料104的矽氧化物材料中的一者。因而，可由相同或不同材料 形成氧化物材料104及氧化物支柱材料108。舉非限制性實例來說，氧化物支柱材料108為 HDP氧化物。蝕刻終止材料110可形成於氧化物支柱材料108上。蝕刻終止材料110可以 從大約150 A到大約1000 A的厚度來沉積。在較大厚度的情況下，例如在大於大約500 A的 厚度的情況下，蝕刻終止材料110可在上覆材料的化學機械平坦化(「CMP」)期間充當有效 蝕刻終止物。蝕刻終止材料Iio可為氮化物材料，例如上文描述的用作氮化物材料106的 材料中的一者。因而，可由相同或不同材料形成氮化物材料106及蝕刻終止材料110。多晶 矽材料112可沉積於蝕刻終止材料110上方。舉非限制性實例來說，多晶矽材料112可以 大約2000 A的厚度來沉積。硬掩模材料114可沉積於多晶矽材料112上方。硬掩模材料114可為含有碳的材 料、電介質抗反射塗層(「DARC」)或底部抗反射塗層(「BARC」)材料。舉非限制性實例來 說，硬掩模材料114可為透明碳(「TC」)、非晶碳(「AC」)、TE0S、多晶矽(polycrystalline silicon)( 「多晶矽(polysilicon)」)、Si3N4、氮氧化矽(SiO3N4)、碳化矽(SiC)、SiO2 或其 組合。舉非限制性實例來說，硬掩模材料114可以大約2000 A的厚度來沉積。可通過常規 技術於襯底102上形成氧化物材料104、氮化物材料106、氧化物支柱材料108、蝕刻終止材 料110、多晶矽材料112及硬掩模材料114。可通過常規光刻技術將光阻材料(未圖示)沉積於硬掩模材料114上方、圖案化 並顯影。如此項技術中已知，為了產生展示於圖2中的圖案，可產生具有相應圖案的光罩 (未圖示)並用其使光阻材料圖案化。由於光阻材料及光刻技術在此項技術中為已知的，所 以在本文中並未詳細論述對光阻材料進行選擇、沉積、圖案化及顯影以產生所要圖案。光阻 材料中的圖案可包含具有大致相等的寬度的空間及線。空間及線的寬度可為可通過用以形 成圖案的光刻技術印刷的最小特徵大小(「F」)。或者，空間及線可以大於F的特徵大小來 印刷。舉非限制性實例來說，F為大約66nm。如此項技術中已知，可通過蝕刻下伏材料將光 阻材料中的圖案轉印到下伏材料中。圖案可轉印到硬掩模材料114、多晶矽材料112、蝕刻 終止材料110、氧化物支柱材料108中，且至少部分轉印到氮化物材料106中，從而形成第一 溝槽116。第一溝槽116可具有為F的特徵大小。圖案可使用例如常規乾式蝕刻工藝、常規溼式蝕刻工藝或其組合的常規蝕刻工藝 來蝕刻到下伏材料中。舉非限制性實例來說，乾式蝕刻化學處理可用以蝕刻下伏材料，從而 產生具有大致垂直的側壁117的第一溝槽116。如本文中所使用，術語「大致垂直的側壁」 意味著且包含具有相對於垂線小於大約5°的傾角的側壁。因而，氧化物支柱材料108、蝕 刻終止材料110、多晶矽材料112及硬掩模材料114在蝕刻工藝後保留的部分可具有大致垂 直的側壁。可使用單一乾式蝕刻化學處理將圖案轉印到下伏於光阻材料的材料中，或可使用多種乾式蝕刻化學處理分別蝕刻下伏於光阻材料的材料中的每一者。適用於蝕刻這些材 料的蝕刻化學處理在此項技術中為已知的，且因此並未在本文中詳細描述。如此項技術中 已知，可移除上覆於這些材料的光阻材料的剩餘部分。如圖3中所示，間隔物材料119可共形地沉積到第一溝槽116中。舉非限制性實例 來說，間隔物材料119可為多晶矽或例如Si3N4的氮化物。間隔物材料119可以F/4的厚度 來共形地沉積，從而使第一溝槽116的寬度從F變窄到F/2。舉非限制性實例來說，間隔物 材料119可以從大約100 A到大約200 A的厚度(例如，以大約150 A的厚度)來沉積。在 圖3中說明變窄的第一溝槽116'。舉非限制性實例來說，如果第一溝槽116具有大約66nm 的寬度，則變窄的第一溝槽116'的寬度在以16. 5nm的厚度沉積間隔物材料119後減小到 大約33nm。間隔物材料119的共形沉積可維持第一溝槽116'的大致垂直的側壁117'。如圖4中所示，變窄的第一溝槽116'的深度可延伸穿過氮化物材料106及氧化物 材料104且延伸到襯底102中，從而形成第一溝槽116"。變窄的第一溝槽116'的深度可 使用各向同性蝕刻劑來延伸。舉非限制性實例來說，可通過對氮化物材料106、氧化物材料 104及襯底102進行乾式蝕刻來形成第一溝槽116"。在蝕刻期間可維持第一溝槽116"的 大致垂直的側壁117"。因而，第一溝槽116"在襯底102中的部分也可具有大致垂直的側 壁。除蝕刻這些材料外，各向同性蝕刻劑還可蝕刻間隔物材料119的水平部分及多晶矽材 料112的至少一部分。多晶矽材料112及間隔物材料119可經蝕刻大致等同於氮化物材料 106、氧化物材料104及襯底102經蝕刻的量的量。在蝕刻工藝期間，間隔物材料119可鄰 近於多晶矽材料112、蝕刻終止材料110、氧化物支柱材料108及氮化物材料106而保留。舉非限制性實例來說，乾式蝕刻劑可為等離子蝕刻，例如含有CF4的等離子、含有 CHF3W等離子、含有CH2F2的等離子或其混合物。第一溝槽116"的深度可為大約2000 A。 最終形成於第一溝槽116"中的特徵可包含(但不限於)隔離區、柵極或三維電晶體。舉非 限制性實例來說，隔離氧化物區132形成於第一溝槽116"中(參見圖8)。因而，第一溝槽 116"在本文中也稱為隔離溝槽。隔離氧化物區132在半導體結構134A中隔離單元與其它 單元或行與其它行。如下文所描述，襯底102在蝕刻工藝後保留的在多晶矽材料112、蝕刻 終止材料110、氧化物支柱材料108、氮化物材料106及氧化物材料104的部分下的部分可 對應於半導體結構134A的鰭狀物130(參見圖8)。如由圖4中的虛線所示，用以產生第一溝槽116 「的乾式蝕刻可底切襯底102的若 幹部分。儘管為了簡單起見而並未在後續圖式中說明底切，但底切可存在。如下文更詳細 論述，襯底102的此底切可在後續處理期間合意地防止在第一溝槽116"(隔離溝槽)與 第二溝槽122'(凹入的存取裝置或「RAD」溝槽)之間形成矽條。如本文中所使用，術語 「RAD溝槽」意味著且包含襯底102中的最終將形成字線的開口。第二溝槽122'展示於圖 7中。為了進一步增加間隔物材料119與襯底102之間的氧化差異，間隔物材料119可用η 型或P型雜質來摻雜。如圖5中所示，可在將填充材料沉積於第一溝槽116"中之前將襯墊118沉積於第 一溝槽116"中。襯墊118可由氧化物或氮化物形成，且可通過常規技術來沉積。舉非限制 性實例來說，由例如TEOS的氧化物形成襯墊118。襯墊118可與第一溝槽116"的側壁接 觸。如圖6中所示，可用填充材料120來填充第一溝槽116"。填充材料120可為電介質材 料，例如旋塗式電介質(「SOD」)、二氧化矽、TEOS或HDP氧化物。可通過常規技術(例如，通過填充材料120的毯覆式沉積)來填充第一溝槽116"。除填充第一溝槽116"外，可將 電介質材料形成於間隔物材料119及多晶矽材料112上方。如此項技術中已知，填充材料 120可被增加密度並用例如硼的雜質來摻雜，從而形成淺溝槽隔離(「STI」)區(其對應於 展示於圖8中的隔離氧化物區132)。摻雜可在上文描述的蝕刻動作期間在額外處理動作中 或在上文描述的蝕刻動作後進行的額外處理動作中進行。摻雜可使用任何合適摻雜工藝來 進行，所述摻雜工藝包含(但不限於)離子植入或擴散。舉非限制性實例來說，襯墊118為 氮化物材料，且填充材料120為Si02。填充材料120可(例如)通過化學機械拋光(「CMP」)來平坦化，以移除填充材 料120的在襯墊118及間隔物材料119上方延伸的部分。因而，襯墊118及間隔物材料119 的上表面可暴露。間隔物材料119可通過溼式蝕刻或乾式蝕刻來移除，從而暴露氮化物材 料106、氧化物支柱材料108、蝕刻終止材料110及多晶矽材料112的橫向表面。移除間隔 物材料119產生間隔物材料119先前所位於的間隙或空隙。舉非限制性實例來說，如果間 隔物材料119由多晶矽形成，則可使用氫氧化四甲銨(TMAH)的溶液來蝕刻間隔物材料119。 或者，如果間隔物材料119由氮化物形成，則間隔物材料119可使用乾式蝕刻化學處理來移 除。在間隔物材料119的移除期間，氮化物材料106、氧化物支柱材料108及襯墊118充當 蝕刻終止物。然而，填充材料120在第一溝槽116"中的部分可凹入，使得襯墊118的部分 在填充材料120的上表面上方延伸。間隔物材料119的移除提供能夠用以使襯底102中的 特徵的臨界尺寸(「CD」)移位的溝槽(第一溝槽116)。通過移除間隔物材料119所產生的間隙可通過使材料的包圍間隙的經暴露表面 經受蝕刻劑來擴大。可(例如)通過使用溼式蝕刻劑來蝕刻上覆於氧化物支柱材料108的 多晶矽材料112及蝕刻終止材料110。如圖6中所示，溼式蝕刻劑還可橫向蝕刻氧化物支柱 材料108及氮化物材料106的若干部分，從而產生第二溝槽122及氧化物支柱124。第二溝 槽122可形成於氧化物支柱材料108中，且至少部分形成到氮化物材料106中。圖6說明 已進行上文描述的多個工藝動作後的所得結構。為了清楚起見，多晶矽材料112、蝕刻終止 材料110、氧化物支柱材料108及氮化物材料106的先前位置通過圍繞氧化物支柱124A的 虛線來指示。襯墊118及氮化物材料106可防止溼式蝕刻劑移除第一溝槽116"中的填充 材料120且防止移除襯底102的若干部分。舉非限制性實例來說，溼式蝕刻劑可為氟化氫 (HF)。儘管可使用單一溼式蝕刻劑來移除多晶矽材料112及蝕刻終止材料110並橫向蝕刻 氧化物支柱材料108，但可使用多種蝕刻劑來分別移除這些材料。或者，相對於蝕刻終止材 料110對於氧化物支柱材料108及氮化物材料106為選擇性的溼式蝕刻劑可引入到通過移 除間隔物材料119所產生的間隙中。如由圍繞氧化物支柱124B的虛線所指示，溼式蝕刻劑 可底切氧化物支柱材料108及氮化物材料106而蝕刻終止材料110保持大致完整。在移除 蝕刻終止材料110後，第二溝槽122及氧化物支柱IM可大致如圖6中所示。或者，乾式蝕 刻劑可用以擴大通過移除間隔物材料119所產生的間隙。儘管移除多晶矽材料112、蝕刻終止材料110以及氧化物支柱材料108及氮化物材 料106的若干部分可如先前所描述而進行，但可涵蓋額外處理動作以產生第二溝槽122及 氧化物支柱124。用以形成氧化物支柱124的蝕刻條件可產生氧化物支柱124的大致垂直 的側壁125。第二溝槽122及氧化物支柱IM中的每一者可具有F/2的寬度。第二溝槽122 的寬度可對應於最終形成於襯底102中的柵極1 的寬度(參見圖8)。氧化物支柱IM的寬度可對應於最終形成於襯底102中的鰭狀物130的寬度(參見圖8)。如圖7中所示，氧化物支柱1 可用作延伸第二溝槽122的深度的硬掩模，從而在 襯底102中形成第二溝槽122'。第二溝槽122'在圖6中及在圖7中使用虛線來展示為部 分用柵極材料1 填充。由於氧化物支柱1 具有大致垂直的側壁125，所以襯底102中的 第二溝槽122'的側壁也可為大致垂直的。另外，襯底102在氧化物支柱IM下的對應於最 終形成於襯底102中的鰭狀物130的剩餘部分(參見圖8)可具有大致垂直的側壁。可通過 對氧化物材料106及氮化物材料104以及襯底102的經暴露部分進行乾式蝕刻來形成第二 溝槽122'。在此蝕刻期間，填充材料120、襯墊118及氧化物支柱IM可經蝕刻大致等同 於氧化物材料106、氮化物材料104及襯底102經蝕刻的量的量。因而，填充材料120及襯 墊118的上表面可與氧化物支柱124'的剩餘部分的上表面大致共平面。第二溝槽122' 可具有大約1200 A的深度。第二溝槽122'可對應於定位於鰭狀物130的兩側上的RAD溝 槽。形成於第二溝槽122'中的特徵可包含(但不限於)隔離區、柵極或三維電晶體。舉非 限制性實例來說，柵極1 形成於第二溝槽122'中(參見圖8)。可沿第二溝槽122'的側 壁及底部水平表面形成柵極氧化物126 (例如SiO2)。可用例如氮化鈦的柵極材料1 來填 充第二溝槽122'。可(例如)通過CMP或其它常規技術來移除柵極材料128的上覆於襯 墊118、填充材料120及氧化物支柱124'的部分。另外，可移除柵極材料128的保留於第 二溝槽122'中的部分，從而使柵極材料1 凹入於柵極氧化物1 的上表面下。舉非限制 性實例來說，可使柵極材料1 在柵極氧化物126的上表面下凹入大約150 A。儘管可如上 文所描述進行沉積柵極材料128、通過CMP移除柵極材料1 的若干部分及使柵極材料1 的若干部分凹入，但可涵蓋各種其它處理動作以產生展示於圖7中的結構。可移除在襯底102上方保留的氧化物支柱124'、氮化物材料106及氧化物材料 104，且氮化物材料(未圖示)可沉積於柵極材料1 上方以防止氧化，從而產生如圖8中 所示的半導體結構134A。可通過常規技術來移除氧化物支柱124'、氮化物材料106及氧 化物材料104以形成展示於圖8中的半導體襯底134A。半導體結構134A可包含至少一個 柵極129、至少一個鰭狀物130及至少一個隔離氧化物區132。半導體結構134A可經受如 此項技術中已知的進一步處理以產生例如DRAM的所要存儲器裝置。由於存儲器裝置的形 成在此項技術中為已知的，所以並未在本文中詳細描述進一步處理。如此項技術中已知，襯 底102的若干部分(包含鰭狀物130的若干部分)可用適當摻雜劑植入以產生溝道及源極 /漏極區。襯底102可使用例如離子植入或擴散的任何合適摻雜工藝來摻雜。如此項技術 中已知，襯底102可於上文所描述的處理動作的一個或一個以上階段摻雜。舉非限制性實 例來說，可通過常規技術形成襯底102的擴散區以提供與鰭狀物130的經摻雜區的電性連 接。由於植入技術在此項技術中為已知的，所以並未在本文中詳細描述襯底102的摻雜。舉非限制性實例來說，半導體結構134A可用於例如雙側FinFET的具有兩個柵極 129的存儲器裝置中。柵極1 可控制存取電晶體，所述存取電晶體通過隔離氧化物區132 與相鄰存取電晶體隔離。柵極1 之間的金屬/金屬隔離是通過隔離氧化物區132來提供， 而到隔離氧化物區132中的硼植入可提供柵極1 之間的電主體隔離。鰭狀物130形成晶 體管的若干部分。由於鰭狀物130具有大致垂直的側壁，所以在柵極材料1 沉積於第二 溝槽122 『中以形成柵極1 時，柵極1 經隔離且鄰近柵極1 之間的短路大致減少或消 除。額外的應用中也可使用類似於上文所描述的方法的方法。舉非限制性實例來說，可在11產生雙垂直電晶體或單電容器4F2DRAM單元時使用半導體結構134A。通過利用上文所描述的工藝來形成半導體結構134A而實現眾多優點。通過結合 多晶矽材料112及氧化物支柱材料108的大致垂直的蝕刻利用間隔物材料119，形成於襯 底102中的特徵可自對準且具有大致相等的寬度。舉例來說，特定鰭狀物130的任一側上 的柵極1 可具有大致相等的寬度。由於特徵經自對準，所以半導體結構134A可使用一 個光刻動作來形成，此節省成本及額外光刻動作。本文中所描述的工藝還向在所述工藝期 間形成的半導體結構提供額外穩定性，因為鰭狀物130具有為F的寬度。對比來說，通過 在第7，098，105號美國專利及第2006/0046407號美國專利申請公開案中描述的工藝所產 生的鰭狀物具有為1/2F的寬度，且因此在結構上可能較不穩定。另外，柵極材料1 可以 較大厚度沉積於柵極129中，因為並未利用側壁保護。此外，特定鰭狀物130的任一側上的 柵極1 可經有效隔離。另外，用以在上覆於襯底102的材料中形成圖案的光罩可與在第 7，098，105號美國專利及第2006/0046407號美國專利申請公開案中描述的工藝中所使用 的光罩相同。因而，無需製造新光罩以進行上文所描述的工藝。上文提及的工藝的額外優點為，所述工藝可通過增加第一溝槽116"(隔離溝槽) 與第二溝槽122' (RAD溝槽)之間的重疊來防止在第一溝槽116"與第二溝槽122'之間 形成條。如先前所描述，通過底切襯底102(在圖4中通過虛線所展示)，第一溝槽116"及 第二溝槽122'可在後續處理期間重疊，從而防止在溝槽116" ,122'之間形成矽條。因 而，當第一溝槽116"(隔離溝槽)與第二溝槽122' (RAD溝槽)分別用填充材料120與 柵極材料1 填充時，如圖9中所示，相應溝槽中的填充材料120與柵極材料128的至少一 部分重疊。在另一實施例中，半導體結構134B(參見圖18)的柵極129之間的改進的物理隔 離是通過以下方式來實現延伸Lrffe。tire，及增加場柵極氧化物，使得Vt可增加而高於操作 電壓。柵極1 之間的隔離可在不利用第二光刻或掩蔽動作的情況下實現，此提供大量成 本節省。另外，可形成自對準特徵。為了形成半導體結構134B(參見圖18)，如圖10中所說 明，可提供具有上覆於襯底102的上表面的硬掩模材料114的襯底102。硬掩模材料114可 為例如Si3N4的氮化物，且可通過常規技術沉積於襯底102上。可通過常規技術於襯底102 上方形成硬掩模材料114。可通過常規光刻技術使光阻材料(未圖示)沉積於硬掩模材料 114上方、圖案化並顯影。如在此項技術中已知，為了在展示於圖11中的襯底102中產生圖 案，具有相應圖案的光罩(未圖示)可經產生且用以使光阻材料圖案化。由於光阻材料及 光刻技術在此項技術中為已知的，所以在本文中並未詳細論述對光阻材料進行選擇、沉積、 圖案化及顯影以產生所述圖案。光阻材料中的圖案可轉印到硬掩模材料114及襯底102，從 而在襯底102中產生具有相等寬度的線及空間的圖案。舉非限制性實例來說，線可具有為 F或F/2的寬度。圖案的線可在襯底102中形成鰭狀物130。鰭狀物130可具有硬掩模材 料114的在鰭狀物130上方保留的部分。鰭狀物130可使用例如基於溴化氫(「HBr」)的 化學處理的常規乾式蝕刻化學處理來產生。如圖12中所示，犧牲材料170可共形地沉積於鰭狀物130上方。在沉積犧牲材料 170前，可任選地將犧牲氧化物材料174共形地沉積於鰭狀物130上方。如果存在，則犧牲 氧化物材料174可在襯底102與犧牲材料170之間提供改進的界面。可通過ALD或其它共 形沉積技術來沉積犧牲材料170。用作犧牲材料170的材料可基於犧牲材料170相對於其它經暴露材料(例如，經暴露的氧化物材料)的蝕刻特性的蝕刻特性來選擇。犧牲材料170 可相對於其它經暴露材料而選擇性蝕刻。如本文中所使用，當材料展現比暴露於同一蝕刻 化學處理的另一材料的蝕刻速率大至少大約2倍的蝕刻速率時，所述材料是「可選擇性蝕 刻的」。理想地，此材料具有比暴露於同一蝕刻化學處理的另一材料的蝕刻速率大至少大約 10倍的蝕刻速率。犧牲材料170可為具有所要蝕刻選擇性的低成本、低質量材料。如本文 中所使用，術語「低質量」意味著且包含具有雜質的合適材料。犧牲材料170可包含有助於 其相對於其它經暴露材料的蝕刻選擇性的碳雜質。由於犧牲材料170並不存在於半導體結 構134B中，所以這些雜質於犧牲材料170中的存在對包含半導體結構134B的半導體裝置 的操作是無害的。犧牲材料170可為具有低沉積溫度的低密度氧化物。犧牲材料170的沉 積溫度可從大約50°C到大約150°C變動，例如大約75°C。舉非限制性實例來說，犧牲材料 170為SiO2,且通過ALD來沉積。通過控制沉積技術及犧牲材料170的沉積溫度，具有所要 蝕刻選擇性的犧牲材料170可形成於鰭狀物130上方。所沉積犧牲材料170的低沉積溫度 及低密度以及犧牲材料170中的雜質的存在使犧牲材料170與其它經暴露氧化物材料相比 能夠以較快速率移除。所沉的積犧牲材料170的厚度可近似等於最終形成於半導體結構 134B(參見圖18)中的柵極129的寬度。舉非限制性實例來說，犧牲材料170通過ALD以為 F/2的厚度沉積於鰭狀物130上方。犧牲材料170可保護鰭狀物130的側壁，提供自對準，且在襯底102的後續蝕刻期 間充當硬掩模。如圖13中所說明，犧牲材料170可用作硬掩模以在襯底102中蝕刻第一溝 槽116(或隔離溝槽)。第一溝槽116可形成於鄰近鰭狀物130之間，從而分離鰭狀物130。 為了形成第溝槽116，可使用例如HBr/Cl2等離子蝕刻或碳氟化合物等離子蝕刻的常規乾式 等離子蝕刻來蝕刻犧牲材料170、犧牲氧化物材料174(如果存在)及襯底102。或者，可使 用常規乾式等離子蝕刻獨立於襯底102來蝕刻犧牲材料170及犧牲氧化物材料174(如果 存在)。第一溝槽116的深度可取決於待形成於第一溝槽116中的特徵且取決於用於物理 隔離形成於襯底102上的柵極129(參見圖18)的要求。如此項技術中已知，第一溝槽116 的深度可由所屬領域的技術人員來選擇，且可通過適當調整蝕刻條件來實現。如圖13中所 示，儘管乾式等離子蝕刻可移除襯底102及犧牲材料170的若干部分，但犧牲材料170的垂 直部分可保留於鰭狀物130的側壁上。如下文所描述，犧牲材料170可在後續處理期間經 移除以形成第二溝槽122。如圖14中所示，可用填充材料120來填充第一溝槽116。填充材料120還可在鰭 狀物130上方延伸。填充材料120可為具有不同於犧牲材料170的蝕刻特性的電介質材料。 因而，可相對於填充材料120選擇性蝕刻犧牲材料170。填充材料120可為包含(但不限 於)TEOS的高質量、高密度氧化物材料。如本文中所使用，術語「高質量」意味著且包含大 致無雜質的材料。舉非限制性實例來說，填充材料120可為通過Applied Producer高縱橫 比工藝(「HARP」)沉積的TEOS，TEOS可從應用材料公司(Applied Materials)(加利福尼 亞州，聖克拉拉市)購買。氧化物材料可以高於犧牲材料170的溫度來沉積。如圖15中所示，填充材料120可(例如)通過CMP來平坦化以暴露硬掩模材料 114的上表面176。除移除填充材料120的若干部分外，平坦化還可移除犧牲材料170上覆 於硬掩模材料114的部分。如圖16中所示，在鰭狀物130的側壁上保留的犧牲材料170及 犧牲氧化物材料174 (如果存在)可經選擇性移除，從而鄰近於鰭狀物130而形成第二溝槽13122 (或RAD溝槽)。犧牲材料170可使用相對於填充材料120及硬掩模材料114對於犧牲 材料170為選擇性的乾式蝕刻化學處理或溼式蝕刻化學處理來移除。因而，第一溝槽116中 的填充材料120可保持大致完整。蝕刻化學處理可具有犧牲材料170相對於填充材料120 的大於大約20 1(例如，大於大約100 1)的選擇性。舉非限制性實例來說，HF的稀釋 溶液可用以選擇性移除犧牲材料170。然而，也可使用具有所要選擇性的其它常規蝕刻化學 處理。通過利用犧牲材料170與填充材料120之間的蝕刻特性的差異，填充材料120可保 留於第一溝槽116中，而犧牲材料170經移除。如圖17中所示，可通過常規技術使柵極氧化物126生長於第二溝槽122中，且於 柵極氧化物126上方沉積柵極材料128。如圖18中所示，可移除柵極材料128的在填充材 料120的頂部表面上方延伸的部分，從而產生具有柵極1 及隔離氧化物區132的半導體 結構134B。可通過常規技術(例如，通過CMP)來移除柵極材料1 的所述部分以暴露硬掩 模材料114的頂部表面。可使用常規溼式蝕刻或乾式蝕刻工藝使柵極材料1 進一步凹入 到所要深度。可通過隔離氧化物區132使所得柵極1 彼此有效隔離。如上文所描述而形 成的柵極129的Leffertive可比常規柵極的Leffertive長大約4或大約5倍。半導體結構134B 可經受額外處理以產生所要存儲器裝置。此處理在此項技術中為已知的，且因此並未在本 文中詳細描述。舉非限制性實例來說，半導體結構134B可用於鑲嵌工藝中。鑲嵌工藝在此 項技術中為已知的，且因此並未在本文中詳細論述。在後續處理期間，可移除在鰭狀物130 上方保留的硬掩模材料114，在此時半導體結構134B可大致等同於半導體結構134A。在又一實施例中，可通過在襯底102中形成V形溝槽184(參見圖19)來實現由半 導體結構134D(參見圖21)的柵極材料1 形成的柵極(未圖示)之間的改進的物理隔離。 因而，柵極的Lrffe。tire&場柵極氧化物可增加。可在不利用第二光刻或掩蔽動作的情況下實 現柵極之間的隔離，此給工藝提供了顯著的成本節省。另外，還可形成自對準特徵。在此實 施例中，如先前在圖10到圖12中所描述並說明，鰭狀物130可形成於襯底102中，且犧牲 氧化物材料174(如果存在)及犧牲材料170共形地沉積於鰭狀物130上方。如圖19中所 說明，犧牲材料170可用作硬掩模在襯底102中形成V形溝槽184。V形溝槽184可具有大 致傾斜的側壁。對比來說，上文所描述且展示於圖13中的第一溝槽116可具有大致垂直的 側壁。可通過使用例如HBr/Cl2等離子蝕刻或碳氟化合物等離子蝕刻等常規乾式等離子蝕 刻來蝕刻犧牲材料170、犧牲氧化物材料174 (如果存在)及襯底102而形成V形溝槽184。 或者，可使用常規乾式等離子蝕刻獨立於襯底102來蝕刻犧牲材料170及犧牲氧化物材料 174(如果存在)。儘管在圖19中展示保留於鰭狀物130上方的犧牲材料170具有圓角，但 犧牲材料170的角可如先前所提及為方形。可通過控制如此項技術已知的蝕刻條件(如蝕 刻化學處理、流動、溫度壓力、偏壓或襯底102的定向)來產生所謂「V形」的V形溝槽184。 V形溝槽184的深度可取決於待形成於V形溝槽184中的特徵且取決於對物理隔離由柵極 材料1 形成的柵極的要求。如此項技術中已知，V形溝槽184的所要深度可由所屬領域 的技術人員來選擇，且可通過適當調整蝕刻條件來實現。在形成V形溝槽184後，如圖20中所示，可移除犧牲材料170及犧牲氧化物材料 174 (如果存在)，從而暴露鰭狀物130的側壁。可通過常規技術來移除這些材料，例如通過 使用相對於襯底102及硬掩模材料114對於犧牲材料170為選擇性的乾式蝕刻化學處理或 溼式蝕刻化學處理來移除這些材料。可隨後(例如)用柵極氧化物126來填充V形溝槽184，從而形成半導體結構134C。儘管柵極氧化物1 可大致填充V形溝槽184，但鰭狀物 130之間的空間178可保持大致無柵極氧化物126。如圖21中所示，柵極材料1 可接著共 形地沉積於鰭狀物130上方。額外犧牲材料180可形成於柵極材料1 上方，從而形成半 導體結構134D。由於用柵極氧化物1 來填充V形溝槽184，所以柵極材料1 可形成於 鰭狀物130上方且並不形成於V形溝槽184中。通過在沉積柵極材料1 前用柵極氧化物 126填充V形溝槽184，由柵極材料1 形成的柵極可在後續處理後彼此有效隔離。產生柵 極的處理動作的剩餘部分可如第7，098，105號美國專利及第2006/0046407號美國專利申 請公開案中所描述來進行。如上文所描述而形成的柵極的Lrffertive可比常規柵極的Lrffertive 長大約4或大約5倍。 儘管本發明容許各種修改以及替代形式及實施方案，但已舉例在圖式中展示特定 實施例且在本文中已詳細描述了所述特定實施例。然而，應理解，本發明並不限於所揭示的 特定實施例。實情為，本發明涵蓋屬於本發明的如由所附權利要求書及其法律等效物所界 定的範圍的所有修改、等效物及替代。
權利要求
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1.一種在半導體結構中隔離柵極的方法，其包括穿過上覆於樹底的多種材料形成多個第一溝槽，所述多種材料包括氮化物材料、氧化 物支柱材料、蝕刻終止材料及多晶矽材料；在所述多個第一溝槽的側壁上且上覆於所述氮化物材料、所述氧化物支柱材料、所述 蝕刻終止材料及所述多晶矽材料形成間隔物材料；將所述多個第一溝槽至少部分延伸到所述襯底中以形成多個隔離溝槽，所述間隔物材 料鄰近於所述多晶矽材料、所述蝕刻終止材料、所述氧化物支柱材料及所述氮化物材料而 保留於所述多個第一溝槽的所述側壁上；用填充材料來填充所述多個隔離溝槽；移除所述間隔物材料以鄰近於所述多晶矽材料、所述蝕刻終止材料、所述氧化物支柱 材料及所述氮化物材料的垂直邊緣形成間隙；通過移除所述多晶矽材料及所述蝕刻終止材料以及所述氧化物支柱材料的一部分以 形成多個第二溝槽及多個氧化物支柱來擴大所述間隙；以及將所述多個第二溝槽延伸到所述襯底中以形成多個凹入的存取裝置溝槽。
2.根據權利要求1所述的方法，其中穿過上覆於襯底的多種材料形成多個第一溝槽包 括產生所述多個第一溝槽，所述多個第一溝槽包括所述多晶矽材料、所述蝕刻終止材料及 所述氧化物支柱材料中的大致垂直的側壁。
3.根據權利要求1所述的方法，其中穿過上覆於襯底的多種材料形成多個第一溝槽包 括形成具有為F的最小特徵大小的所述多個第一溝槽。
4.根據權利要求1所述的方法，其中在所述多個第一溝槽的側壁上形成間隔物材料包 括將所述多個第一溝槽的寬度減小到F/2。
5.根據權利要求1所述的方法，其中將所述多個第一溝槽至少部分延伸到所述襯底中 以形成多個隔離溝槽進一步包括底切所述襯底的上表面的若干部分。
6.根據權利要求1所述的方法，其中將所述多個第一溝槽至少部分延伸到所述襯底中 以形成多個隔離溝槽包括形成具有大致垂直的側壁的所述多個隔離溝槽。1
7.根據權利要求6所述的方法，其中將所述多個第一溝槽至少部分延伸到所述襯底中 以形成多個隔離溝槽包括形成具有為F/2的寬度的所述多個隔離溝槽。
8.根據權利要求1所述的方法，其進一步包括在所述多個隔離溝槽中沉積襯墊。
9.根據權利要求1所述的方法，其中通過移除所述多晶矽材料及所述蝕刻終止材料以 及所述氧化物支柱材料的一部分以形成多個第二溝槽及多個氧化物支柱來擴大所述間隙 包括移除所述多晶矽材料及所述蝕刻終止材料；以及橫向蝕刻所述氧化物支柱材料。
10.根據權利要求1所述的方法，其中將所述多個第二溝槽延伸到所述襯底中以形成 多個凹入的存取裝置溝槽包括形成具有大致垂直的側壁的所述多個第二溝槽。
11.根據權利要求1所述的方法，其中將所述多個第二溝槽延伸到所述襯底中以形成 多個凹入的存取裝置溝槽包括使用所述多個氧化物支柱作為硬掩模來形成所述多個凹入 的存取裝置溝槽。
12.根據權利要求1所述的方法，其進一步包括用柵極材料填充所述多個凹入的存取 裝置溝槽；以及從所述襯底移除所述多個氧化物支柱。
13.一種半導體結構，其包括襯底中的多個隔離溝槽，所述多個隔離溝槽大致用填充材料來填充； 襯墊，其與所述多個隔離溝槽中的所述填充材料接觸；以及所述襯底中的多個凹入的存取裝置溝槽，所述多個凹入的存取裝置溝槽中的每一凹入 的存取裝置溝槽鄰近於所述襯墊且鄰近於上覆於所述襯底的氧化物支柱。
14.根據權利要求13所述的半導體襯底，其中所述多個凹入的存取裝置溝槽中的每一 凹入的存取裝置溝槽鄰近於所述襯墊、一個氧化物支柱及所述襯底。
15.根據權利要求13所述的半導體襯底，其中所述多個凹入的存取裝置溝槽中的每一 凹入的存取裝置溝槽的寬度包括形成於所述襯底中的至少一個柵極的寬度。
16.根據權利要求13所述的半導體襯底，其中所述多個凹入的存取裝置溝槽中的每一 凹入的存取裝置溝槽包括為F/2的寬度。
17.根據權利要求13所述的半導體襯底，其中所述氧化物支柱包括為F/2的寬度。
18.根據權利要求13所述的半導體結構，其中所述多個凹入的存取裝置溝槽中的每一 凹入的存取裝置溝槽及所述多個隔離溝槽中的每一隔離溝槽的側壁具有相對於垂線小於 大約5°的傾角。
19.一種在半導體結構中隔離柵極的方法，其包括在襯底中形成多個鰭狀物，所述多個鰭狀物中的每一者具有形成於所述鰭狀物的頂部 表面上的硬掩模材料；在所述多個鰭狀物上方形成犧牲材料；在所述襯底中形成多個第一溝槽，所述多個第一溝槽中的每一第一溝槽分離所述 多個鰭狀物中的每一鰭狀物； 在所述多個第一溝槽中沉積填充材料；移除所述填充材料的一部分以暴露所述硬掩模材料的頂部表面；移除所述犧牲材料以形成多個第二溝槽；在所述多個第二溝槽中沉積柵極材料；以及移除所述柵極材料的一部分以暴露所述硬掩模材料的所述頂部表面。
20.根據權利要求19所述的方法，其中在所述多個鰭狀物上方形成犧牲材料包括共 形地沉積具有雜質的低沉積溫度低密度氧化物材料。
21.根據權利要求19所述的方法，其中在所述襯底中形成多個第一溝槽包括利用所 述多個鰭狀物上方的所述犧牲材料作為硬掩模來形成所述多個第一溝槽。
22.根據權利要求19所述的方法，其中在所述多個第一溝槽中沉積填充材料包括在 所述多個第一溝槽中沉積高密度氧化物材料。
23.根據權利要求19所述的方法，其中在所述多個第一溝槽中沉積填充材料及移除所 述填充材料的一部分以暴露所述硬掩模材料的頂部表面包括在所述多個第一溝槽中形成 多個隔離氧化物區。
24.根據權利要求19所述的方法，其中移除所述犧牲材料以形成多個第二溝槽包括 鄰近於所述多個鰭狀物中的每一鰭狀物形成所述多個第二溝槽。
25.根據權利要求19所述的方法，其中在所述多個第二溝槽中沉積柵極材料及移除所 述柵極材料的一部分以暴露所述硬掩模材料的所述頂部表面包括在所述多個第二溝槽 中 形成多個柵極。
26.根據權利要求25所述的方法，其進一步包括使所述柵極材料凹入。
27.一種在半導體結構中隔離柵極的方法，其包括在襯底中形成多個鰭狀物，所述多個鰭狀物中的每一者具有形成於所述鰭狀物的頂部 表面上的硬掩模材料；在所述多個鰭狀物上方形成犧牲材料；在所述襯底中形成多個V形溝槽；從所述多個鰭狀物移除所述犧牲材料；用柵極氧化物填充所述多個V形溝槽；以及在所述多個鰭狀物上方形成柵極材料。
28.根據權利要求27所述的方法，其中在所述襯底中形成多個V形溝槽包括形成所 述多個V形溝槽中的每一 V形溝槽，從而分離所述多個鰭狀物中的每一鰭狀物。
29.根據權利要求27所述的方法，其中從所述多個鰭狀物移除所述犧牲材料包括暴 露所述多個鰭狀物的側壁。
30.根據權利要求27所述的方法，其中用柵極氧化物填充所述多個V形溝槽包括在 未將所述柵極氧化物沉積於所述多個鰭狀物的側壁上的情況下用所述柵極氧化物填充所 述多個V形溝槽。
31.一種半導體結構，其包括襯底，其包括多個鰭狀物及多個V形溝槽，所述多個V形溝槽中的每一 V形溝槽分離所 述多個鰭狀物中的每一鰭狀物。
32.根據權利要求31所述的半導體結構，其中所述多個鰭狀物包括多個矽鰭狀物。
33.根據權利要求31所述的半導體結構，其進一步包括所述多個V形溝槽中的柵極氧 化物。
34.根據權利要求31所述的半導體結構，其中所述多個V形溝槽大致用柵極氧化物填 充，且柵極材料與所述多個鰭狀物的側壁接觸。
全文摘要
本發明揭示在半導體結構中隔離柵極的方法。在一個實施例中，結合具有大致垂直的側壁的鰭狀物使用間隔物材料來實現隔離。在另一實施例中，使用在所述半導體結構的製造中所利用的各種材料的蝕刻特性來增加有效柵極長度(「Leffective」)及場柵極氧化物。在又一實施例中，在所述半導體結構中形成V形溝槽以增加所述Leffective及所述場柵極氧化物。本發明還揭示通過這些方法形成的半導體結構。
文檔編號H01L27/108GK102047409SQ200980120516
公開日2011年5月4日 申請日期2009年5月28日 優先權日2008年6月2日
發明者保羅·格裡沙姆, 布倫特·D·吉爾根, 沃納·雲林, 理察·H·萊恩 申請人:美光科技公司