製造全局快門像素傳感器單元的結構、設計結構和方法

2023-04-28 11:00:31 2

專利名稱：製造全局快門像素傳感器單元的結構、設計結構和方法
技術領域：
本發明涉及固態圖像傳感器件領域；更具體地，本發明涉及基於CMOS的像素傳感器單元器件、製造基於CMOS的像素傳感器單元器件的方法和用於基於CMOS的像素傳感器單元器件的設計結構。
背景技術：
當前的基於CMOS (互補型金屬氧化物半導體)的圖像傳感器依賴於所使用的快門系統而遭受到兩種缺陷之一。在滾動快門系統中，像素傳感器單元在不同時間進行曝光。在全局快門系統中，來自像素傳感器單元的信號強度可以變化。在這兩種情況下，均產生不太理想的圖像。因此，在本領域中存在對緩解上文所描述的缺陷和限制的需要。發明內容
本發明的第一方面是一種像素傳感器單元，包括在半導體層的第一區域中的光電二極體主體；在該半導體層的第二區域中的浮動擴散節點，該半導體層的第三區域位於該第一區域與該第二區域之間並且與該第一區域和該第二區域鄰接；以及在該半導體層中的介電隔離，該介電隔離圍繞該第一區域、該第二區域和該第三區域，該介電隔離與該第一區域、該第二區域和該第三區域以及該光電二極體主體鄰接，該介電隔離不與該浮動擴散節點鄰接，該第二區域的部分置於該介電隔離與該浮動擴散節點之間。
本發明的第二方面是一種用於製造像素傳感器單元的方法，包括在半導體層的第一區域中形成光電二極體主體；在該半導體層的第二區域中形成浮動擴散節點，該半導體層的第三區域位於該第一區域與該第二區域之間並且與該第一區域和該第二區域鄰接； 以及在該半導體層中形成介電隔離，該介電隔離圍繞該第一區域、該第二區域和該第三區域，該介電隔離與該第一區域、該第二區域和該第三區域以及該光電二極體主體鄰接，該介電隔離不與該浮動擴散節點鄰接，該第二區域的部分置於該介電隔離與該浮動擴散節點之間。
本發明的第三方面是一種設計結構，包括有形地體現在機器可讀介質中的設計數據，該設計數據用於設計、製造或測試集成電路，該設計數據包括描述像素傳感器單元的信息，該像素傳感器單元包括在半導體層的第一區域中的光電二極體主體；在該半導體層的第二區域中的浮動擴散節點，該半導體層的第三區域位於該第一區域與該第二區域之間並且與該第一區域和該第二區域鄰接；以及在該半導體層中的介電隔離，該介電隔離圍繞該第一區域、該第二區域和該第三區域，該介電隔離與該第一區域、該第二區域和該第三區域以及該光電二極體主體鄰接，該介電隔離不與該浮動擴散節點鄰接，該第二區域的部分置於該介電隔離與該浮動擴散節點之間。
以下描述本發明的這些和其它方面。


本發明的特徵在隨附的權利要求書中闡明。然而，通過以連同附圖閱讀的方式參考說明性實施例的以下詳細描述，將最佳地理解本發明本身，在附圖中
圖IA為俯視圖並且圖1B、圖1C、圖ID和圖IE為穿過圖IA的相應的線1B-1B、 1C-1C、1D-1D和1E-1E的橫截面，其圖示了根據本發明的實施例製造像素傳感器單元；
圖2A為俯視圖並且圖2B、圖2C、圖2D和圖2E為穿過圖2A的相應的線2B-2B、 2C-2C、2D-2D和2E-2E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖3A為俯視圖並且圖3B、圖3C、圖3D和圖3E為穿過圖3A的相應的線!3B-3B、 3C-3C、3D-3D和3E-3E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖4A為俯視圖並且圖4B、圖4C、圖4D和圖4E為穿過圖4A的相應的線4B-4B、 4C-4C、4D-4D和4E-4E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖5A為俯視圖並且圖5B、圖5C、圖5D和圖5E為穿過圖5A的相應的線5B-5B、 5C-5C、5D-5D和5E-5E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖5F為穿過圖5A的線5B-5B的、圖示了柵極結構的橫截面；
圖6A為俯視圖並且圖6B、圖6C、圖6D和圖6E為穿過圖6A的相應的線6B-6B、 6C-6C、6D-6D和6E-6E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖7A為俯視圖並且圖7B、圖7C、圖7D和圖7E為穿過圖7A的相應的線7B-7B、 7C-7C、7D-7D和7E-7E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖8A為俯視圖並且圖8B、圖8C、圖8D和圖8E為穿過圖8A的相應的線8B-8B、 8C-8C、8D-8D和8E-8E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖9A為俯視圖並且圖9B、圖9C、圖9D和圖9E為穿過圖9A的相應的線9B-9B、 9C-9C、9D-9D和9E-9E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元；
圖10A、圖10B、圖IOC和圖IOD圖示了用於根據本發明的實施例的像素傳感器單元的存儲節點的備選結構；
圖11為圖示了像素傳感器單元電路中的結構元件的互連的俯視圖12為根據本發明的實施例的像素傳感器單元電路的電路圖13為圖示了根據本發明的實施例的全局快門像素傳感器單元的陣列的示意圖；以及
圖14示出了用於例如半導體IC邏輯設計、仿真、測試、布局和製造中的示例性設計流程400的方框圖。
具體實施方式
固態成像器件包含排列成行和列的陣列的、基於CMOS的像素傳感器單元以及用於對像素傳感器單元陣列進行曝光的快門機構。
在滾動快門方法中，在逐行基礎上捕捉圖像。對給定行而言，圖像由光電二極體捕捉，傳送到浮動擴散節點並且繼而在移動到下一行前將該節點讀出到列採樣電路。重複這一過程，直到捕捉和讀出所有像素傳感器單元行。在得到的圖像中，每行表示不同時間的主題(subject)。因此，對於高度動態的主題(諸如以高速率移動的對象)，滾動快門方法可能造成圖像偽影。
在全局快門方法中，對於像素傳感器單元陣列的所有行和列，在光電二極體中針對整個幀同時捕捉圖像。繼而，圖像信號被傳送到浮動擴散節點，其中圖像信號存儲在浮動擴散節點中，直到在逐行基礎上將其讀出。全局快門方法解決了對高速主題的圖像捕捉問題，但引入了像素傳感器單元的電荷存儲節點上的電荷水平改變問題。在滾動快門方法中，圖像信號在電荷存儲節點中保持的時間顯著地短於光電二極體的實際曝光時間，並且對於陣列中的所有像素傳感器單元而言這個保持時間是相同的， 從而使得簡單地利用標準CDS技術對存儲節點中的電荷水平改變進行校正。在全局快門方法中，圖像信號在存儲節點中保持變化量的時間。第一行中的時間為最短時間(讀出單個行的時間)並且最後一行中的時間為最長時間(讀取所有行的時間)。因此，在存儲節點上發生的任何電荷產生或洩漏可能對從行讀出的信號具有顯著影響。為了改進全局快門效率，本發明的實施例減小在像素傳感器單元的浮動擴散節點上保存的電荷的改變量。本發明的實施例使用獨特的阱和浮動擴散節點離子注入設計層級 /掩膜來創建具有由雜散載流子引起的最小暗電流產生和洩漏的浮動擴散節點，雜散載流子可在相鄰半導體區域中產生。在本發明的實施例中，漏極離子注入設計層級/掩膜在浮動擴散節點與介電隔離側壁之間留下空間。阱離子注入設計層級/掩膜被設計成使得阱在浮動擴散節點和介電隔離下方延伸。可選地，提供電子屏蔽離子注入設計層級/掩膜。可選地，提供介電溝槽側壁鈍化離子注入設計層級/掩膜，其減少可能沿著介電隔離側壁表面發生的載流子產生。可選地， 提供表面釘扎離子注入設計層級/掩膜，其使光電二極體和浮動擴散節點的表面鈍化。以下按照優選順序呈現製造工藝，但其它順序也是可能的。圖IA為俯視圖並且圖1B、圖1C、圖ID和圖IE為穿過圖IA的相應的線1B-1B、 1C-1C、1D-1D和1E-1E的橫截面，其圖示了根據本發明的實施方製造式像素傳感器單元。在圖1A、圖1B、圖1C、圖ID和圖IE中，在半導體層100上形成介電溝槽隔離105。在一個示例中，半導體層100是單晶矽襯底或在單晶矽或半導體襯底上的外延單晶矽層。在一個示例中，半導體層是絕緣體上半導體襯底的上部半導體層(其可以是單晶矽層)，該絕緣體上半導體襯底包括通過掩埋氧化物(BOX)層而與下部半導體層(其可以是單晶矽層)分離的上部半導體層。例如，通過以下步驟來形成介電隔離105 在襯底100中以光刻方式界定並且蝕刻溝槽，繼而用介電材料(例如，SiO2)填充該溝槽，以及執行化學機械拋光以使介電隔離的頂表面106與襯底100的頂表面107共面。在一個示例中，半導體層100是P型摻雜的。光刻過程是如下過程，其中將光致抗蝕劑層塗覆到襯底的表面，光致抗蝕劑層通過圖案化的光掩膜(其基於設計層級製造)曝露給光化輻射，以及對曝露的光致抗蝕劑層進行顯影以形成圖案化的光致抗蝕劑層。當光致抗蝕劑層包括正光致抗蝕劑時，顯影劑溶解曝露給光化輻射的光致抗蝕劑的區域而不溶解其中圖案化的光掩膜阻擋輻射(或極大地衰減輻射強度)衝擊在光致抗蝕劑層上的區域。當光致抗蝕劑層包括負光致抗蝕劑時， 顯影劑不溶解曝露給光化輻射的光致抗蝕劑的區域而溶解其中圖案化的光掩膜阻擋輻射 (或極大地減弱輻射強度)衝擊在光致抗蝕劑層上的區域。在處理(例如，蝕刻或離子注入)之後，移除圖案化的光致抗蝕劑。處理導致襯底的物理變化。圖2A為俯視圖並且圖2B、圖2C、圖2D和圖2E為穿過圖2A的相應的線2B-2B、 2C-2C、2D-2D和2E-2E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。在圖2A、圖2C和圖2D中，在半導體層100中沿介電隔離的選定表面形成可選的介電鈍化層 110。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來形成介電鈍化層110。在一個示例中，介電鈍化層110是P型摻雜的。在圖2C和圖 2D中，介電鈍化層110沿著介電隔離105的側壁和底表面延伸。圖2C圖示了半導體層100 的、隨後將形成光電二極體的區域，並且圖2D圖示了半導體層100的、隨後將形成浮動擴散節點的區域。
圖3A為俯視圖並且圖3B、圖3C、圖3D和圖3E為穿過圖3A的相應的線!3B-3B、 3C-3C、3D-3D和3E-3E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖3A、圖;3B和圖3E中，在半導體層100中形成第一阱115A和第二阱115B。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來同時形成第一 P型阱115A和第二 P型阱115B。在一個示例中，第一阱115A和第二阱115B是P型摻雜的。在圖3B和圖3E中，第一阱115A和第二阱115B沿著介電隔離105的底表面延伸。 在圖3C(其中隨後將形成光電二極體)和圖3D(其中隨後將形成浮動擴散節點)中不形成阱。
圖4A為俯視圖並且圖4B、圖4C、圖4D和圖4E為穿過圖4A的相應的線4B-4B、 4C-4C、4D-4D和4E-4E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖4A、圖4B和圖4D中，在半導體層100中形成可選的電子屏蔽120。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來形成電子屏蔽 120。在一個示例中，電子屏蔽120是P型摻雜的。在圖4B和圖4E中，電子屏蔽120為掩埋層並且不延伸到半導體層100的頂表面107，在它們之間置於電子屏蔽120上方的半導體層100的區域。電子屏蔽120沿著介電隔離105的底表面延伸。在圖4D中(其中隨後將形成浮動擴散節點)，電子屏蔽120與介電鈍化層110鄰接(即，鄰接)並且在介電隔離 105下方延伸。如果不存在介電鈍化層110，則電子屏蔽120與介電隔離105鄰接。
圖5A為俯視圖並且圖5B、圖5C、圖5D和圖5E為穿過圖5A的相應的線5B-5B、 5C-5C、5D-5D的5E-5E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖5A和5B中，形成柵電極125、130、135、140和145。粗線圖示了柵電極125、130、135、 140的145的周界。在一個示例中，可以通過以下步驟來同時形成柵電極125、130、135、140 和145 沉積柵極介電層，並且繼而在柵極介電層上沉積多晶矽層，接著以光刻方式界定多晶矽層的未受保護區域(通過圖案化光致抗蝕劑層)並且繼而蝕刻掉該未受保護區域。
圖5F為穿過圖5A的線5B-5B的圖示了柵極結構的橫截面。在圖5F中，柵極介電層126、131、136、141和146置於相應的柵電極125、130、135、140和145與半導體層100之間。由於完成的像素傳感器單元將是五電晶體像素傳感器單元，因此存在五個柵電極。
圖6A為俯視圖並且圖6B、圖6C、圖6D和圖6E為穿過圖6A的相應的線6B-6B、 6C-6C、6D-6D和6E-6E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖6A、圖6B和圖6C中，在半導體層100中形成光電二極體主體150。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來形成光電二極體主體150。在一個示例中，光電二極體主體150是N型摻雜的。當光電二極體主體是N型並且半導體層100是P型時，光電二極體主體150形成光電二極體的陰極並且半導體層100 形成光電二極體的陽極。在圖6B和圖6C中，光電二極體主體150不延伸到與介電隔離到半導體層100中的相同深度，並且與介電鈍化層110鄰接。在圖6B和6C中，光電二極體主體150為掩埋結構且不延伸到半導體層100的頂表面107，在它們之間置於光電二極體主體 150上方的半導體層100的區域。在圖6C中，光電二極體主體150與介電隔離鈍化層110 鄰接。如果不存在介電隔離鈍化層110，則光電二極體主體150直接與介電隔離105鄰接。圖7A為俯視圖並且圖7B、圖7C、圖7D和圖7E為穿過圖7A的相應的線7B-7B、 7C-7C、7D-7D和7E-7E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖7A、圖7B、圖7C和圖7D中，在半導體層100中形成可選的釘扎層155。在一個示例中， 通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來形成釘扎層 155。在一個示例中，釘扎層155是P型摻雜的。在圖7B和圖7D中，釘扎層155從半導體層100的頂表面107延伸到光電二極體主體150。在圖7D中(其中隨後將形成浮動擴散節點)，如果存在電子屏蔽120，則釘扎層155從半導體層100的頂表面107朝向電子屏蔽 120延伸但不與電子屏蔽120鄰接。如果存在電子屏蔽120，則半導體層100的區域置於釘扎層巧5與電子屏蔽120之間。在圖7D中，釘扎層155與介電隔離105鄰接並且與電子屏蔽120的相對側重疊。半導體層100的頂表面107的區域曝露在釘扎層155的區域之間。 在圖7D中，如果存在介電鈍化層110，則釘扎層155與介電鈍化層110鄰接。圖8A為俯視圖並且圖8B、圖8C、圖8D和圖8E為穿過圖8A的相應的線8B-8B、 8C-8C、8D-8D和8E-8E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖8A、圖8B和圖8E中，在半導體層100中形成源極/漏極160A、160B、160C和160D。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對等區域進行離子注入來同時形成源極/漏極160A、160B、160C和160D。在一個示例中，源極/漏極160A、160B、160C 和160D是N型摻雜的。在圖8C(其中已形成了光電二極體)、圖8D(其中將形成浮動擴散節點)中，尚未形成第一源極/漏極。源極/漏極160A、160B、160C和160D從半導體層100 的頂表面107延伸的距離小於介電隔離延伸到半導體層100中的距離。圖9A為俯視圖並且圖9B、圖9C、圖9D和圖9E為穿過圖9A的相應的線9B-9B、 9C-9C、9D-9D和9E-9E的橫截面，其圖示了根據本發明的實施例繼續製造像素傳感器單元。 在圖9A、圖9B和圖9D中，在半導體層100中形成浮動擴散節點165。在一個示例中，通過以光刻方式界定襯底100的選定區域並且繼而對該區域進行離子注入來形成浮動擴散節點165。在一個示例中，浮動擴散節點165是N型摻雜的。在圖9B和圖9D中，浮動擴散節點165從半導體層100的頂表面107延伸到電子屏蔽120中但不穿過電子屏蔽120 (如果存在電子屏蔽120)。圖9D圖示了具有所有可選元件的浮動擴散節點(FD節點)。本發明的實施例的特徵在於，浮動擴散節點165不與介電隔離105鄰接。本發明的實施例的特徵在於，浮動擴散節點165不與釘扎層155(如果存在釘扎層155)鄰接。本發明的實施例的特徵在於，浮動擴散節點165不延伸到介電隔離鈍化層110(如果存在介電隔離鈍化層110)。 在圖9D中，半導體層100的區域置於浮動擴散節點與介電隔離105和/或介電隔離鈍化層 110和/或釘扎層155之間。圖10A、圖10B、圖IOC和圖IOD圖示了用於根據本發明的實施例的像素傳感器單元的存儲節點的備選結構。圖10A、圖10B、圖IOC和圖IOD圖示了界定根據本發明的實施例的電荷存儲節點的結構元件的四種可能組合。在圖IOA中，第一電荷存儲節點170包括浮動擴散節點165和半導體層100。浮動擴散節點165不與介電隔離105鄰接，半導體層100置於浮動擴散節點165與介電隔離 105之間。這是根據本發明的實施例的浮動擴散節點最小數目的元件。
在圖IOB中，第二電荷存儲節點175包括浮動擴散節點165、半導體層100和電子屏蔽120。浮動擴散節點165不延伸到介電隔離105，半導體層100置於浮動擴散節點165 與介電隔離105之間。電子屏蔽120與介電隔離105鄰接。電子屏蔽120不與半導體層100 的頂表面107鄰接，半導體層100的區域置於電子屏蔽120與半導體層100的預表面107 之間。浮動擴散節點165延伸到半導體層100中但不延伸到電子屏蔽120，半導體層100的區域置於浮動擴散節點165與電子屏蔽120之間。備選地，浮動擴散節點165延伸到電子屏蔽120或部分地延伸到電子屏蔽120中。
在圖IOC中，第三電荷存儲節點180包括浮動擴散節點165、半導體層100、電子屏蔽120和介電隔離鈍化層110。介電隔離鈍化層110與介電隔離105的側壁和底表面鄰接。浮動擴散節點165不與介電隔離鈍化層110鄰接，半導體層100的區域置於浮動擴散節點165與介電隔離鈍化層110之間。電子屏蔽120與介電隔離鈍化層110鄰接。電子屏蔽120不與半導體層100的頂表面107鄰接，半導體層100的區域置於電子屏蔽120與半導體層100的頂表面107之間。浮動擴散節點165延伸到半導體層100中但不延伸到電子屏蔽120，半導體層100的區域置於浮動擴散節點165與電子屏蔽120之間。備選地，浮動擴散節點165延伸到電子屏蔽120或部分地延伸到電子屏蔽120中。
在圖IOD中，第四電荷存儲節點185包括浮動擴散節點165、半導體層100、電子屏蔽120、介電隔離鈍化層110和釘扎層155。介電隔離鈍化層110與介電隔離105的側壁和底表面鄰接。浮動擴散節點165不與介電隔離鈍化層110鄰接，半導體層100置於浮動擴散節點165與介電隔離鈍化層110之間。電子屏蔽120與介電隔離鈍化層110鄰接。電子屏蔽120不與半導體層100的頂表面107鄰接，半導體層100的區域置於電子屏蔽120與半導體層100的頂表面107之間。浮動擴散節點165從頂表面107延伸到半導體層100中但不延伸到電子屏蔽120，半導體層100的區域置於浮動擴散節點165與電子屏蔽120之間。 備選地，浮動擴散節點165延伸到電子屏蔽120或部分地延伸到電子屏蔽120中。釘扎層 155從頂表面107延伸到半導體層100中並且沿頂表面107朝向浮動擴散節點165延伸，但不與浮動擴散節點165鄰接，半導體層100的區域置於釘扎層155與浮動擴散節點165之間。備選地，釘扎層155延伸以與浮動擴散節點165鄰接。釘扎層155與介電隔離105、介電鈍化層110和半導體層100的區域鄰接，但不與電子屏蔽120鄰接。半導體層100的區域置於釘扎層155與電子屏蔽120之間。
根據本發明的實施例的電荷存儲節點的其它可能組合包括具有插入到浮動擴散節點165與介電隔離105之間的半導體層100的區域的浮動擴散節點165與以下各項的組合⑴僅介電隔離鈍化層110，(ii)僅介電隔離鈍化層110和釘扎層155，(iii)僅釘扎層 155，以及(iv)僅釘扎層155和電子屏蔽120。
圖11為圖示了像素傳感器單元電路中的結構元件的互連的俯視圖。圖11類似於圖9。在圖11中，源極/漏極160A連接到Vdd，柵極125連接到全局快門信號(GS)，柵極 130連接到傳輸門信號(TG)，浮動擴散節點165連接到柵極140，柵極135連接到復位柵極信號(RG)，源極/漏極160B連接到Vdd，柵極145連接到行選擇信號(舊)並且源極/漏極 160D連接到數據輸出。1
圖12為根據本發明的實施例的像素傳感器單元電路的電路圖。在圖12中，電路 200描述圖11的器件。電路200包括NFET Tl (復位電晶體)、T2 (源極跟隨器)、T3 (行選擇電晶體)、T4(全局快門電晶體)和Τ5(傳輸門)以及光電二極體Dl (光子探測器)。 NFET Tl的柵極連接到RG，NFET Τ2的柵極連接到浮動擴散節點(FD節點)，NFET Τ3的柵極連接到RS，NFET Τ4的柵極連接到GS並且NFET Τ5的柵極連接到TG。NFET Tl的漏極、 NFET Τ2的漏極和NFET Τ4的漏極連接到Vdd。NFET Tl的源極連接到FD節點，NFET T2的源極連接到NFET T3的漏極並且NFET T3的源極連接到數據輸出。NFET T4的源極連接到 NFET T5的源極並且NFET T5的漏極連接到FD節點。二極體Dl的陰極連接到NFET T4的源極和NFET T5的源極，並且二極體Dl的陽極連接到GND。二極體Dl為圖11的釘扎光電二極體。電路200利用NFET。然而，NFET T1、T2、T3、T4和Τ5可由PFET代替。在利用PFET 的電路中，圖11的元件的摻雜類型被改變。半導體層100、介電鈍化層110、阱115Α和115Β、 電子屏蔽120和釘扎層155是N型摻雜的而光電二極體主體150、源極/漏極160Α、160Β、 160C和160D以及浮動擴散節點165是P型摻雜的。Vdd和GND同樣被顛倒，並且二極體Dl 的陽極連接到現在的PFET Τ4和PFET Τ5的現在的漏極。圖13為圖示了根據本發明的實施例的全局快門像素傳感器單元的陣列的示意圖。在圖13中，圖像傳感器300包括像素傳感器單元P的陣列305(行是水平的而列是垂直的)、像素傳感器單元驅動器310和列採樣器315。每個像素傳感器單元P為圖11的電路200。圖12的GS、TG、RG和RS信號從像素傳感器單元行驅動器310連接到像素傳感器單元P。圖12的來自像素傳感器單元P的數據輸出信號連接到列採樣器315。在操作中，通過以下執行全局曝光(1)用脈衝使GS接通/斷開(接通=對於NFET 為高，斷開=對於NFET為低)對光電二極體進行充電(從斷開時開始曝光)，(2)通過用脈衝使RG接通/斷開來復位FD節點，以及(3)用脈衝使TG接通/斷開以將電荷移動到FD 節點。通過以下執行讀出(1)接通RS以讀取選定行中的所有列，以及( 在讀取選定行之後用脈衝使RG接通/斷開。針對每行順序地重複步驟(1)和O)，從第一行開始並且到最後一行結束。圖14示出了用於(例如)半導體IC邏輯設計、仿真、測試、布局和製造的示例性設計流程400的方框圖。設計流程400包括各種過程和機制，其用於處理設計結構或器件以產生上文所描述並且在圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、圖10C、圖10D、圖 11、圖12和圖13中示出的設計結構和/或器件的、在邏輯上或功能上等效的表示。由設計流程400處理和/或產生的設計結構可以編碼在機器可讀傳輸介質或存儲介質上以包括數據和/或指令，該數據和/或指令當在數據處理系統上執行或以其它方式處理時，產生硬體組件、電路、器件或系統的在邏輯上、結構上、機械上或功能上等效的表示。設計流程400可以依賴於正被設計的表示的類型而變化。例如，用於構建專用IC(ASIC)的設計流程400可以不同於用於設計標準組件的設計流程400或不同於用於將設計實體化到可編程陣列(例如，可編程門陣列(PGA)或現場可編程門陣列(FPGA))中的設計流程400。圖14圖示了多個此類設計結構，其包括優選地由設計過程410處理的輸入設計結構420。在一個實施例中，設計結構420包括輸入設計數據，該數據用於設計過程中並且包括關於如圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、圖10C、圖10D、圖11、圖12和圖13中所示出的CMOS成像單元描述本發明的實施例的信息。以示意圖或HDL(硬體描述語言 (例如，Veril0g、VHDL、C等))形式的設計數據可以體現在一個或多個機器可讀介質上。例如，設計結構420可以是如圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、圖10C、圖10D、圖 11、圖12和圖13中所示出的本發明的實施例的文本文件、數字數據或圖形表示。設計結構 420可以是由設計過程410產生並處理以產生硬體器件的在邏輯上等效的功能性表示的邏輯仿真設計結構。設計結構420還可以包括或備選地包括數據和/或程序指令，該數據和 /或程序在由設計過程410處理時產生硬體器件的物理結構的功能性表示。無論其表示功能性設計特徵和/或結構設計特徵，設計結構420都可以使用諸如由核心開發者/設計者實施的電子計算機輔助設計(ECAD)來產生。當編碼在機器可讀數據傳輸、門陣列或存儲介質上時，設計結構420可以由設計過程410內的一個或多個硬體和/或軟體模塊訪問和處理，以仿真或以其它方式在功能上表示諸如圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、 圖10C、圖10D、圖11、圖12和圖13中所示出的電子部件、電路、電子或邏輯模塊、裝置、器件或系統。這樣，設計結構420可以包括文件或其它數據結構，其包括當由設計或仿真數據處理系統處理時在功能上仿真或以其它方式表示硬體邏輯設計的電路或其它層級的人類和/ 或機器可讀原始碼、編譯結構和計算機可執行代碼結構。此類數據結構可以包括硬體描述語言(HDL)設計實體或符合較低層級HDL設計語言(諸如，Verilog和VHDL)和/或較高層級設計語言(諸如，C或C++)和/或與此類較低層級HDL設計語言和/或此類較高層級設計語言兼容的其它數據結構。
設計過程410優選地使用並且併入硬體和/或軟體模塊，其用於合成、轉譯或以其它方式處理圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、圖10C、圖10D、圖11、圖12和圖 13中所示出的部件、電路、器件或邏輯結構的設計/仿真功能等效形式，以產生可以包含諸如設計結構420的設計結構的網表480。網表480可以包括例如表示導線、分立部件、邏輯門、控制電路、I/O設備、模型等的列表的經編譯或以其它方式處理的數據結構，該列表描述到集成電路設計中的其它元件和電路的連接。可以使用迭代過程來合成網表480，其中依賴於設計規範和器件的參數，網表480被一次或多次重新合成。如同在此描述的其它設計結構類型，可以將網表480記錄在機器可讀數據存儲介質上或編程到可編程門陣列中。該介質可以是非易失性存儲介質，諸如磁碟驅動器或光碟驅動器、可編程門陣列、微型快閃記憶體或其它快閃記憶體。附加地或備選地，該介質可以是系統或高速緩存、緩衝器空間、或可供數據分組在上面傳輸並且經由網際網路或其它適合聯網的裝置中間存儲的電傳導或光傳導器件和材料。
設計過程410可以包括用於處理多種輸入數據結構類型(包括網表480)的硬體模塊和軟體模塊。此類數據結構類型可以駐留在例如庫元件430內並且包括針對給定製造技術(例如，不同技術節點，32nm、45nm、90nm等)的通常使用的元件、電路和器件(包括模型、布局和符號表示)的集合。數據結構類型可以進一步包括設計規範440、特徵化數據 450、驗證數據460、設計規則470和測試數據文件485，其可包括輸入測試圖案、輸出測試結果和其它測試信息。設計過程410可以進一步包括例如針對諸如鑄造、模塑和模壓成形等操作的標準機械設計過程，諸如應力分析、熱分析、機械事件仿真、過程仿真。機械設計領域的普通技術人員可以領會到，在不背離本發明的範圍和精神的情況下用於設計過程410中的可能的機械設計工具和應用的範圍。設計過程410也可以包括用於執行標準電路設計過程(諸如，時序分析、驗證、設計規則檢查、布局與布線操作等)的模塊。
設計過程410使用並且併入邏輯和物理設計工具(諸如，HDL編譯器和仿真模型構建工具)以處理設計結構420連同某些或所有所描繪的支持數據結構連同任何附加機械設計或數據(如果適用)，從而產生輸出設計結構490，輸出設計結構490包括以用於集成電路的布局數據的交換的數據格式和/或符號數據格式(例如，以⑶SII (⑶S2)、GL1、0ASIS、 映射文件或用於存儲此類設計結構的任何其它合適格式進行存儲的信息)體現在存儲介質上的輸出設計數據。在一個實施例中，第二設計數據以用於機械器件和結構的數據交換的數據格式(例如，採取IGES、DXF、ParaS0lid XT、JT、DRG或用於存儲或再現此類機械設計結構的任何其它合適格式進行存儲的信息)駐留在存儲介質或可編程門陣列上。類似於設計結構420，設計結構490優選地包括一個或多個文件、數據結構或其它計算機編碼的數據或指令，該一個或多個文件、數據結構或其它計算機編碼的數據或指令駐留在傳輸或數據存儲介質上並且在由ECAD系統處理時產生圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、 圖10C、圖10D、圖11、圖12和圖13中所示出的本發明的一個或多個實施例的邏輯或功能等效形式。在一個實施例中，設計結構490可以包括在功能上仿真圖9A、圖9B、圖9C、圖9D、 圖9E、圖10A、圖10B、圖10C、圖10D、圖11、圖12和圖13中所示出的器件的經編譯的可執行HDL仿真模型。設計結構490也可以使用用於集成電路的布局數據的交換的數據格式和 /或符號數據格式(例如，採取⑶SII (⑶S2)、GL1、0ASIS、映射文件或用於存儲此類設計數據結構的任何其它合適格式存儲的信息)。設計結構490可以包括諸如例如以下各項的信息符號數據、映射文件、測試數據文件、設計內容文件、製造數據、布局參數、導線、金屬層級、通孔、形狀、用於布線通過製造線的數據和製造者或其它設計者/開發者產生如上所述並在圖9A、圖9B、圖9C、圖9D、圖9E、圖10A、圖10B、圖10C、圖10D、圖11、圖12和圖13中所示出的器件或結構所需的任何其它數據。設計結構490繼而可以進行到階段495，其中例如設計結構490進行到流片(tape-out)、發布以用於製造、發布到掩膜製造廠、被發送到另一設計室、發送回到顧客等。以上出於理解本發明的目的提供了對本發明的實施例的描述。應當理解，本發明並不限於在此描述的特定實施例，而是能夠使在不背離本發明的範圍的情況下進行的各種修改、重新布置和替換對本領域技術人員而言變得顯而易見。因此，旨在使以下權利要求書涵蓋落入本發明的真實精神和範圍內的所有此類修改和改變。
權利要求
1.一種像素傳感器單元，包括在半導體層的第一區域中的光電二極體主體；在所述半導體層的第二區域中的浮動擴散節點，所述半導體層的第三區域位於所述第一區域與所述第二區域之間並且與所述第一區域和所述第二區域鄰接；以及所述半導體層中的介電隔離，所述介電隔離圍繞所述第一區域、所述第二區域和所述第三區域，所述介電隔離與所述第一區域、所述第二區域和所述第三區域以及所述光電二極體主體鄰接，所述介電隔離不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電隔離與所述浮動擴散節點之間。
2.根據權利要求1所述的像素傳感器單元，進一步包括在所述第二區域中的掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分置於所述掩埋電子屏蔽與所述半導體層的所述頂表面之間。
3.根據權利要求2所述的像素傳感器單元，其中所述掩埋電子屏蔽在所述第二區域中的所述介電隔離的底表面下方延伸。
4.根據權利要求1所述的像素傳感器單元，進一步包括介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間。
5.根據權利要求4所述的像素傳感器單元，其中所述介電隔離鈍化層在所述第二區域中的所述介電隔離的底表面下方延伸。
6.根據權利要求1所述的像素傳感器單元，進一步包括釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
7.根據權利要求1所述的像素傳感器單元，其中所述半導體層被摻雜為第一摻雜劑類型並且所述光電二極體主體和所述浮動擴散節點被摻雜為第二摻雜劑類型，所述第一摻雜劑類型與所述第二摻雜劑類型相反。
8.根據權利要求1所述的像素傳感器單元，進一步包括以下各項中的兩項或更多項(i)在所述第二區域中的掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分置於所述掩埋電子屏蔽與所述半導體層的所述頂表面之間；( )介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間；以及(iii)釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
9.根據權利要求8所述的像素傳感器單元，其中所述半導體層、所述電子屏蔽、所述介電隔離鈍化層和所述釘扎層被摻雜為第一摻雜劑類型，並且所述光電二極體主體和所述浮動擴散節點被摻雜為第二摻雜劑類型，所述第一摻雜劑類型與所述第二摻雜劑類型相反。
10.一種用於製造像素傳感器單元的方法，包括在半導體層的第一區域中形成光電二極體主體；在所述半導體層的第二區域中形成浮動擴散節點，所述半導體層的第三區域位於所述第一區域與所述第二區域之間並且與所述第一區域和所述第二區域鄰接；以及在所述半導體層中形成介電隔離，所述介電隔離圍繞所述第一區域、所述第二區域和所述第三區域，所述介電隔離與所述第一區域、所述第二區域和所述第三區域以及所述光電二極體主體鄰接，所述介電隔離不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電隔離與所述浮動擴散節點之間。
11.根據權利要求10所述的方法，進一步包括在所述第二區域中形成掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分置於所述掩埋電子屏蔽與所述半導體層的所述頂表面之間。
12.根據權利要求11所述的方法，其中所述掩埋電子屏蔽在所述第二區域中的所述介電隔離的底表面下方延伸。
13.根據權利要求10所述的方法，進一步包括形成介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間。
14.根據權利要求13所述的方法，其中所述介電隔離鈍化層在所述第二區域中的所述介電隔離的底表面下方延伸。
15.根據權利要求10所述的方法，進一步包括形成釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
16.根據權利要求10所述的方法，其中所述半導體層被摻雜為第一摻雜劑類型並且所述光電二極體主體和所述浮動擴散節點被摻雜為第二摻雜劑類型，所述第一摻雜劑類型與所述第二摻雜劑類型相反。
17.根據權利要求10所述的方法，進一步包括以下步驟中的兩者或更多步驟(i)在所述第二區域中形成掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分插入所述掩埋電子屏蔽與所述半導體層的所述頂表面之間；( )形成介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間；以及(iii)形成釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
18.根據權利要求17所述的方法，其中所述半導體層、所述電子屏蔽、所述介電隔離鈍化層和所述釘扎層被摻雜為第一摻雜劑類型並且所述光電二極體主體和所述浮動擴散節點被摻雜為第二摻雜劑類型，所述第一摻雜劑類型與所述第二摻雜劑類型相反。
19.一種設計結構，其包括有形地體現在機器可讀介質中的設計數據，所述設計數據用於設計、製造或測試集成電路，所述設計數據包括描述像素傳感器單元的信息，所述像素傳感器單元包括在半導體層的第一區域中的光電二極體主體；在所述半導體層的第二區域中的浮動擴散節點，所述半導體層的第三區域位於所述第一區域與所述第二區域之間並且與所述第一區域和所述第二區域鄰接；以及所述半導體層中的介電隔離，所述介電隔離圍繞所述第一區域、所述第二區域和所述第三區域，所述介電隔離與所述第一區域、所述第二區域和所述第三區域以及所述光電二極體主體鄰接，所述介電隔離不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電隔離與所述浮動擴散節點之間。
20.根據權利要求19所述的設計結構，其中所述像素傳感器單元進一步包括所述第二區域中的掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分置於所述掩埋電子屏蔽與所述半導體層的所述頂表面之間。
21.根據權利要求19所述的設計結構，其中所述像素傳感器單元進一步包括介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間。
22.根據權利要求19所述的設計結構，其中所述像素傳感器單元進一步包括釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
23.根據權利要求19所述的設計結構，其中所述像素傳感器單元進一步包括以下項中的兩項或更多項(i)在所述第二區域中的掩埋電子屏蔽，所述掩埋電子屏蔽與所述第二區域中的所述介電隔離和所述浮動擴散節點的底表面鄰接，所述掩埋電子屏蔽不延伸到所述半導體層的頂表面，所述第二區域的部分置於所述掩埋電子屏蔽與所述半導體層的所述頂表面之間；( )介電隔離鈍化層，其與所述第二區域中的所述介電隔離鄰接，所述介電隔離鈍化不與所述浮動擴散節點鄰接，所述第二區域的部分置於所述介電鈍化層與所述浮動擴散節點之間；以及(iii)釘扎層，其從所述半導體層的頂表面延伸到所述第二區域中，所述釘扎層與所述第二區域中的所述介電隔離鄰接，所述釘扎層不與所述浮動擴散節點鄰接，所述浮動擴散節點比所述釘扎層在所述第二區域中延伸得更遠。
24.根據權利要求19所述的設計結構，其中所述設計結構以用於集成電路的布局數據的交換的數據格式駐留在存儲介質上。
25.根據權利要求19所述的設計結構，其中所述設計結構包括網表。
全文摘要
本發明涉及像素傳感器單元、用於製造像素傳感器單元的方法以及用於像素傳感器單元的設計結構。像素傳感器單元包括在半導體層(100)的第一區域中的光電二極體主體(150)；在該半導體層的第二區域中的浮動擴散節點(165)，該半導體層的第三區域位於該第一區域與該第二區域之間並且與該第一區域和該第二區域鄰接；以及在該半導體層中的介電隔離(105)，該介電隔離圍繞該第一區域、該第二區域和該第三區域，該介電隔離與該第一區域、該第二區域和該第三區域以及該光電二極體主體鄰接，該介電隔離不與該浮動擴散節點鄰接，該第二區域的部分置於該介電隔離與該浮動擴散節點之間。
文檔編號H01L27/148GK102498568SQ201080041345
公開日2012年6月13日 申請日期2010年9月2日 優先權日2009年9月17日
發明者J·埃爾利斯-莫納格漢, J·阿德基松, M·雅菲, R·拉塞爾 申請人:國際商業機器公司