高深寬比三維垂直互連及三維集成電路的實現方法
2023-04-28 04:05:31
專利名稱：高深寬比三維垂直互連及三維集成電路的實現方法
技術領域：
本發明屬於半導體、微傳感器製造技術領域，特別涉及利用三維集成電路制
造技術的一種高深寬比三維垂直互連及三維集成電路的實現方法。
背景技術：
集成電路器件的不斷縮小使集成度不斷提高，目前每平方釐米的晶片面積上
能夠集成超過10億個電晶體，而金屬互連線的總長度更是達到幾十公裡。這不
但使得布線變得異常複雜，更重要的是金屬互連的延遲、功耗、噪聲等都隨著特
徵尺寸的降低而不斷增加，特別是全局互連的RC延遲，嚴重影響了集成電路的 性能。另外，動態功耗與電路的負載電容值成正比，目前主流高性能微處理器的 動態功耗中，有超過一半都是由互連線引起的。銅互連及低K介質的使用、以及 全局互連線上增加系列緩衝器使串連電阻和寄生電容有所降低，使集成電路發展 到90nm並且總體件能有所提高，但是即使引入超低K介質也只能維持工藝發展 到65nm節點，並且使電路的功耗大幅度增加。因此，金屬互連已經取代電晶體 成為決定集成電路性能的主要因素，集成電路的發展極限不是摩爾定律的失效， 互連、成本和複雜度正在成為限制未來集成電路發展的真正瓶頸。
系統級晶片(SOC， System on a Chip)技術在單晶片上實現系統的全部功 能，如數字、模擬、射頻，光電以及MEMS等。SOC發展中最大的困難是不同工藝 的兼容問題，例如不同功能模塊可能需要標準CMOS、 SiGeRF、 BiCM0S、 Bipolar、 GaAs，以及MEMS等工藝。這些製造工藝和襯底材料都不同，很難將其集成製造 在一個晶片上。即使襯底材料相同的模塊，在製造中也要考慮各電路模塊的製造 可行性、成本、以及成品率問題。因此，目前多功能模塊的晶片仍舊是分立的。
三維集成是在平面電路基礎上，利用穿透襯底的三維垂直互連將多層晶片集 成，即把一個大的平面電路分為若干邏輯上相關聯的功能模塊分布在多個相鄰的 晶片層上，然後通過穿透襯底的三維垂直互連實現多層晶片集成。三維互連能夠 實現不同功能、不同工藝的多晶片的垂直集成，大幅度降低全局互連的長度，從而大幅度降低互連延遲、提高集成電路速度、減少晶片的功耗。三維互連可以集 成多層不同工藝或不同襯底材料的集成電路，為異質晶片的soc提供了良好的解 決方案。三維互連都是物理互連，能夠解決多晶片異質集成、高帶寬通信和互連 造成的延遲和噪聲等問題，這些特點使其成為解決平面集成電路所面臨的瓶頸問 題的最可行手段。
實現三維集成電路首先需要實現穿透半導休圓片襯底的三維互連線，這是三 維集成技術的核心。目前實現三維互連的技術主要包括基於通孔的實現方式和基 於盲孔的實現方式。
基於盲孔的實現方法填充單面開口的孔，而後通過減薄等操作獲得穿透半導 體層的互連線，利用單面刻蝕和大馬士革電鍍實現互連。半導體圓片保持原來的 厚度，可操作性好，在互連線填充好之後可以藉助與輔助圓片健合、並減薄製作 有垂直互連線的半導體圓片而獲得穿透襯底的三維互連，可以獲得很薄的襯底 層， 一般在十幾微米到幾十微米。但是由於只能採用大馬士革電鍍，很容易形成 互連線內部的孔洞和縫隙。
基於通孔的實現方法在填充垂直互連線之前首先獲得穿透襯底.的通孔，可以 進行雙面操作，即在單面電鍍封死通孔開口後利用自底向上電鍍的方式填充銅。 這種方法填充通孔容易，但是為了保證半導體圓片的可操作性，單層半導體圓片
的厚度往往超過200微米，即使垂直互連線的深寬比高達20，互連線的橫向尺寸 也在10微米以上，限制了互連線密度的提高。
解決的一種方法是在半導體圓片的正面先製作電鍍種子層，而後通過輔助圓 片的臨時鍵合，對半導體圓片進行減薄處理，之後再進行深反應離子刻蝕(DRIE) 獲得深孔，接再進行絕緣層的澱積並對孔底部的絕緣層選擇性刻蝕掉，保持側壁 的絕緣效果，最後採用自底向上的電鍍方式，獲得高密度垂直互連，這種方式對 應的問題是，深刻蝕時候會在種子層位置產生橫向鑽蝕，很難控制，另外深孔的 側壁絕緣層生長都很困難而又加上一步生長之後的選擇性刻蝕，很難保證互連線 對襯底的絕緣效果。
發明內容
本發明的目的是為解決以上各種三維集成電路實現方式所出現的問題而提 供一種高深寬比三維垂直互連及三維集成電路的實現方法，所述技術方案包括 步驟A:在製作好普通集成電路或者微型傳感器的第一層半導體圓片正面進
行DRIE深反應離子刻蝕，獲得DRIE深孔；
步驟B:在所述第一層半導體圓片正面澱積絕緣層、擴散阻擋層以及電鍍種 子層；
歩驟C:在所述第一層半導體圓片正面進行電鍍，將DRIE深孔的開口封死； 步驟D:將所述第一層半導體圓片與輔助圓片臨時鍵合，並對該半導體圓片
進行背面減薄，使所述DRIE深孔從背面露出形成DRIE通孔；
步驟E:在所述第一層半導體圓片背面澱積絕緣層、擴散阻擋層以及電鍍種
子層，使其從該半導體圓片背面進入DRIE深孔的內部
步驟F:採用自底向上的電鍍工藝，將第一層半導體圓片上的DRIE通孔填滿 導電金屬形成高深寬比的三維垂直互連；
步驟G:用電鍍方法在第一層半導體圓片背面製作金屬凸點，並通過凸點鍵 合的方式與第二層半導體圓片實現物理和電的連接，之後刻蝕臨時鍵合層去除輔 助圓片，實現兩層圓片的垂直集成。
所述半導體圓片使用矽、鍺矽、砷化鎵或者絕緣體上矽(SOI)作為製作電 路的襯底材料。
所述步驟D中背面減薄操作採用機械研磨、化學機械拋光(CMP)、化學腐蝕、 等離子刻蝕等獨立或組合的方式。
所述歩驟D中半導體圓片與輔助圓片的鍵合採用有機高分子材料作為中間層。
所述歩驟F中自底向上電鍍填充通孔的金屬材料為銅、鎢，或其他可以實施 電鍍工藝的金屬材料。
所述步驟G還包括使用有機物填充所述的第一層半導體圓片與所述第二層 半導體圓片之間的鍵合凸點之外的縫隙，並進行固化。
所述歩驟G中還包括所述凸點的材料為銅、錫、金、銦或鉛中的一種或多種材料，或它們中任意兩種或多種構成的合金材料。
所述方法還包括將所述第一層半導體圓片和所述第二層半導體圓片構成的 三維集成電路作為新的半導體圓片，重複執行所述步驟A至所述步驟G，實現多 層半導體圓片構成的三維集成電路。
本發明提供的技術方案具有如下優點採取減薄前先DRIE刻蝕的方式，避 免了常規方法深孔底部的橫向鑽蝕，消除刻蝕速度對深孔尺、t的依賴；在減薄之
前在正面澱積絕緣層、擴散阻擋層以及電鍍種f層，在減薄之後再從背面澱積絕 緣層、擴散阻擋層以及電鍍種子層，這種雙面澱積不需要進行底部選擇性刻蝕， 並能夠實現高深寬比通孔內的絕緣層和擴散阻擋層覆蓋，解決高深寬比通孔內部
絕緣層、擴散阻擋層以及電鍍種子層難以澱積的問題；並採用自底向上電鍍填充 通孔的工藝克服單面大馬士革電鍍高深寬比結構容易出現縫隙的問題，可以降低 高深寬比通孔內填充的難度，實現高深刻比的三維互連，有效降低工藝的難度， 避免空洞和縫隙；藉助輔助圓片使單層半導體圓片可以很薄，能夠實現高密度三 維垂直互連。
圖1是本發明實施例對應的三維互連和三維集成電路的實現方法流程圖； 圖2是本發明實施例對應的半導體圓片Wl的示意圖3是本發明實施例對應的對圖2中的半導體圓片Wl正面澱積保護層13， 然後進行深反應離子刻蝕(DRIE)獲得深孔14的示意圖4是本發明實施例對應的在圖3中的半導體圓片Wl正面進行絕緣層、擴 散阻擋層15和電鍍種子層16澱積之後的示意圖5是本發明實施例對應的對圖4中的半導體圓片Wl正面進行電鍍將DRIE 深孔14的正面開口封死的示意圖6是本發明實施例對應的使用臨時鍵合材料Bl將圖5中的半導體圓片Wl 與輔助圓片Cl鍵合之後的示意圖7是本發明實施例對應的將圖6中半導體圓片Wl進行背面減薄將DRIE深 孔14從背面露出形成通孔，然後從背面澱積絕緣層和擴散阻擋層的示意圖8是本發明實施例對應的對圖7中的DRIE通孔14，利用自底向上電鍍技
術填滿導電金屬18形成高深寬比三維垂直互連的示意圖9是本發明實施例對應的在圖8中半導體圓片Wl背面製作供鍵合使用的 金屬凸點19之後的示意圖10是本發明實施例對應的將圖9中所示半導體圓片Wl與第二層半導體圓 片W2通過凸點鍵合的方式結合在一起，並在凸點之外的區域填充有機材料FL， 最後將輔助圓片去除之後的不意圖11是本發明實施例對應的在圖10中半導體圓片正面進行金屬再布線並制
作供新的半導體層垂直集成的鍵合凸點或者封裝焊盤10之後的示意圖12是在本發明實施例對應方法之下獲得的三層疊加的三維集成電路示意圖。
具體實施例方式
本發明提供一種高深寬比三維垂直互連及三維集成電路的實現方法，為使本
發明的目的、本發明通過先DRIE深刻蝕然後鍵合輔助圓片並減薄器件圓片，以 此實現不同深寬比通孔的一致性刻蝕並避免橫向刻蝕，利用雙面澱積絕緣層、擴 散阻擋層以及電鍍種子層，解決高深寬比通孔內部絕緣層、擴散阻擋層以及電鍍 種子層難以澱積的問題，並採用自底向上電鍍填充通孔的工藝克服單面大馬士革 電鍍高深寬比結構容易出現縫隙的問題。
下面將結合附圖對本發明實施方式作進二步地詳細描述。本發明實施例提供 一種簡單易行的基於電鍍互連的三維集成電路實現方法，該方法可以有效地實現
單層很薄且非常緊湊的三維集成電路。 '
圖1示出了本實施例提供的一種三維互連和三維集成電路的實現方法；圖2
所示為本實施例所使用的半導體圓片，其包括了製作好集成電路或微傳感器器件
的半導體襯底Wl、半導體襯底Wl之上的多層金屬互連12以及互連線的層間介質 層或者表面鈍化層ll，其中，半導體襯底材料可以是矽、鍺矽、砷化鎵(GaAs) 或者絕緣體上矽(SOI)。以圖2提供的半導體圓片為基礎實現二層電路垂直集成 為例，三維集成電路的實現方法包括以下步驟
步驟1一01:在製作好集成電路或者微型傳感器和MEMS的半導體襯底Wl的
表面鈍化層11之上澱積刻蝕保護層13，之後以保護層13為硬掩模進行表面鈍化 層11的幹法刻蝕以及襯底材料Wl的DRIE刻蝕獲得深孔14，如圖3所示。
其中，保護層13可以是但不限於二氧化矽、氮化矽、光刻膠或者金屬材料。 保護層的澱積方法可以採用現有技術中的低壓化學汽相澱積(LPCVD)、等離子體 增強化學汽相澱積(PECVD)或者濺射等方法。
歩驟1一02:在前述半導體圓片W1的正面澱積臺階覆蓋效果優異的絕緣層和 擴散阻擋層15，濺射電鍍種子層16，如圖4所示。
在本實施例中，希望絕緣層的澱積具有很好的臺階覆蓋效果，以確保最終垂 直互連與襯底的絕緣性能，絕緣層材料可以是但不限於二氧化矽或氮化矽，阻擋 層可以是但不限於TaN等，使用的方法可以是但不限於等離子增強化學汽相澱積 (PECVD)。電鍍種子層的製作方法不希望有很好的臺階覆蓋性能，這裡選擇了濺 射的方法，但實際實現時並不限於這一方法。
步驟l一03:在半導體襯底Wl的正面實施電鍍操作，利用深孔14開口處的 種子層發生橫向電鍍的特點，形成銅層17將深孔14的正面開口封死，如圖5所 示。
步驟l一04:使用臨時鍵合材料B1將圖5所示半導體圓片Wl的正面與輔助 圓片C1鍵合，如圖6所示。
使用的臨時鍵合材料Bl可以是但不限於是有機高分子材料或可紫外變性的 有機材料。輔助圓片Cl可以是但不限於是玻璃材料。鍵合以前可以對半導體圓 片W1的正面進行化學機械拋光(CMP)，提高表面平整度。
步驟l一05:對半導體襯底Wl的背面進行減薄操作，使DRIE深孔14從背面 露出，並從背面澱積絕緣層和擴散阻擋層，如圖7所示。
對半導體襯底W1的背部減薄操作可以採用機械研磨、化學機械拋光(CMP)、 化學腐蝕、等離子刻蝕等獨立或組合的方式。絕緣層材料可以是但不限於二氧化 矽或氮化矽，阻擋層可以是但不限於TaN等，使用的方法可以是但不限於PECVD 或者濺射。
步驟l一06:以半導體襯底Wl正面的銅層17作為種子層，利用自底向上的 電鍍技術對Wl背面電鍍，由於深孔14隻有底部有種子層，電鍍過程使深孔14
被金屬導體柱18填滿，如圖8所示。
填充通孔14的金屬需能夠電鍍製備，可以是但不限於銅、鎢等金屬。
歩驟l一07:在半導體襯底Wl的背面製作供鍵合使用的金屬凸點19，如圖9所示。
這裡用於填充深孔和製作凸點的金屬材料可以是銅、錫、金、銦或鉛中的一
種或幾種材料，或它們中任意兩種及多種構成的合金材料，但不限於這幾種，本 實施例以銅材料為例進行說明。
歩驟1一08:將半導體襯底W1，通過金屬凸點19與普通半導體襯底W2的近 似金屬凸點鍵合，並在鍵合凸點之外的縫隙填充高分子聚合物材料FL，最終去除 輔助圓片C1，實現兩層半導體圓片的物理和電的垂直連接，如圖10所示。
步驟l一09:在半導體襯底W1的正面進行金屬再布線，並製作供新的半導體 層垂直集成時使用的金屬凸點或者封裝焊盤10，獲得兩層疊加的三維集成電路或 者為更進一步的三維集成做準備，如圖11所示。
以上步驟完成之後就實現了兩層電路的三維集成。應用本發明實施例提供的 方法，重複以上歩驟就可以實現多層電路垂直疊加的三維集成電路。並且對襯底 材料的種類和晶格取向沒有要求，具有很好的通用性。
圖12示出了使用上述方法實現的三層疊加的三維集成電路示意圖，其中， Wl表示製作好集成電路(或微型傳感器、MEMS結構)的半導體襯底；W2表示具 有通常厚度的處於最底部的帶有集成電路(或MEMS結構)的半導體襯底；W3表 示製作好集成電路(或MEMS結構)的處於最高層的半導體襯底；10、 20、 30分 別表示半導體襯底W1、 W2、 W3正面的鍵合凸點或者封裝焊盤(最上層的正面)； 12、 22、 32分別表示半導體襯底W1、 W2、 之上的多層互連；18、 38分別表示 在半導體襯底Wl和W3上製作的三維互連金屬柱；19、 39分別表示在半導體襯底 Wl、 W3背面製作的鍵合凸點；FL表示凸點鍵合完成之後在鍵合面除凸點位置之 外區域填充的有機材料。以上所述僅為本發明的較佳實施例，並不用以限制本發明，凡在本發明的精 神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護 範圍之內。
權利要求
1.一種高深寬比三維垂直互連及三維集成電路的實現方法，其特徵在於，實現該方法的步驟如下步驟A在製作好普通集成電路或者微型傳感器的第一層半導體圓片正面進行DRIE深反應離子刻蝕，獲得DRIE深孔；步驟B在所述第一層半導體圓片正面澱積絕緣層、擴散阻擋層以及電鍍種子層；步驟C在所述第一層半導體圓片正面進行電鍍，將DRIE深孔的開口封死；步驟D將所述第一層半導體圓片與輔助圓片臨時鍵合，並對該半導體圓片進行背面減薄，使所述DRIE深孔從背面露出形成DRIE通孔；步驟E在所述第一層半導體圓片背面澱積絕緣層、擴散阻擋層以及電鍍種子層，使其從該半導體圓片背面進入DRIE深孔的內部；步驟F採用白底向上的電鍍工藝，將第一層半導體圓片上的DRIE通孔填滿導電金屬形成高深寬比的三維垂直互連；步驟G用電鍍方法在第一層半導體圓片背面製作金屬凸點，並通過凸點鍵合的方式與第二層半導體圓片實現物理和電的連接，之後刻蝕臨時鍵合層去除輔助圓片，實現兩層圓片的垂直集成。
2. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法， 其特徵在於，所述半導體圓片使用矽、鍺矽、砷化鎵或者絕緣體上矽SOI作為製作電路的襯底材料。
3. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法， 其特徵在於，所述步驟D中背面減薄操作採用機械研磨、化學機械拋光CMP、化 學腐蝕和等離子刻蝕的獨立或組合的方式。
4. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法， 其特徵在於，所述歩驟D中半導體圓片與輔助圓片的臨時鍵合採用有機高分子材 料作為中間層。
5. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法， 其特徵在於，所述步驟F中自底向上電鍍填充通孔的金屬材料為銅、鵒，或其他 可以實施電鍍工藝的金屬材料。
6. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法，其特徵在於，所述步驟G還包括使用有機物填充所述的第一層半導體圓片與所 述第二層半導體圓片之間的鍵合凸點之外的縫隙，並進行固化。
7. 根據權利要求1所述高深寬比二維垂直互連及三維集成電路的實現方法，其特徵在於，所述步驟G中還包括所述凸點的材料為銅、錫、金、銦或鉛中的 一種或多種材料，或它們中任意兩種或多種構成的合金材料。
8. 根據權利要求1所述高深寬比三維垂直互連及三維集成電路的實現方法，其特徵在於，該方法還包括將所述第一層半導體圓片和所述第二層半導體圓片構成的三維集成電路作為新的半導體圓片，重複執行所述步驟A至所述步驟G，實現多層半導體圓片構成的三維集成電路。
全文摘要
本發明公開了屬於半導體製造技術和微型傳感器製造技術領域的一種高深寬比三維垂直互連及三維集成電路的實現方法。所述方法包括在製作好平面集成電路或者微型傳感器的半導體圓片正面進行深反應離子刻蝕，獲得深孔；在正面澱積絕緣層、擴散阻擋層以及電鍍種子層；將該半導體圓片電鍍面與輔助圓片臨時鍵合，並對該半導體圓片背面減薄使DRIE深孔從背面露出；背面澱積絕緣層、擴散阻擋層以及電鍍種子層；進行自底向上的電鍍過程，將DRIE深孔填滿形成高深寬比三維垂直互連；去除輔助圓片，實現兩層圓片的垂直集成；重複以上步驟，實現更多層的三維集成電路。本發明降低了填充高深寬比通孔的工藝難度。簡化了製造過程，保證了成品率。
文檔編號H01L21/02GK101179037SQ20071017884
公開日2008年5月14日 申請日期2007年12月6日 優先權日2007年12月6日
發明者劉理天, 宋崇申, 王喆垚, 堅 蔡, 陳倩文 申請人:清華大學