包括具有鎮流電阻器的mosfet的集成電路及相應製造方法
2023-04-28 10:19:11
包括具有鎮流電阻器的mosfet的集成電路及相應製造方法
【專利摘要】一種集成電路(IC)，包括具有第一摻雜水平的阱區域(156)和在阱區域中注入的多個半導體區域(154)。多個半導體區域中的每個半導體區域具有大於第一摻雜水平的第二摻雜水平。在多個半導體區域上布置的多個多晶矽區域(202-1，202-2；204-1，204-2；302-1，302-2；304-1，304-2)形成多個鎮流電阻器。多晶矽區域分別連接到半導體區域，在所述多晶矽區域下方退化半導體區域，以便產生附加的電阻率。多個半導體區域構成金屬氧化物半導體場效應電晶體(MOSFET)的漏極區域。
【專利說明】包括具有鎮流電阻器的MOSFET的集成電路及相應製造方法
[0001]相關串請的交叉引用
[0002]本申請要求於2012年5月9日提交的第13 / 467，666號美國專利申請以及於2011年6月27日提交的第61 / 501，507號美國臨時專利申請的優先權。上述申請的公開內容通過整體弓I用併入本文。
【技術領域】
[0003]本公開總體涉及集成電路，並且更具體地涉及用於在超高壓(SHV)金屬氧化物半導體場效應電晶體(MOSFET)的漏極處實現電阻器以保護免受靜電放電(ESD)的方法。
【背景技術】
[0004]本文提供的【背景技術】描述的目的在於從總體上呈現本公開的背景。當前署名的發明人的工作(到該【背景技術】部分中所描述的工作的程度)以及在提交時可能無法另外認定為現有技術的描述的各方面，既非明確地也非隱含地承認是本公開的現有技術。
[0005]器件(諸如金屬氧化物半導體場效應電晶體(MOSFET))可能由於靜電放電(ESD)而損壞。為了保護在集成電路(IC)中的MOSFET免受ESD，可以向IC外部地或內部地使用附加電路裝置。
[0006]在IC中超高壓(SHV)MOSFET佔用比低功率MOSFET大得多的裸片面積。因此，在IC中添加電路裝置以保護SHV MOSFET免受SED消耗IC中的附加的裸片面積，而這是不希望出現的。也就是說，在IC中沒有附加ESD保護電路裝置的情況下，IC中的SHV MOSFET需要保護自身免受ESD。
【發明內容】
[0007]集成電路(IC)包括IC的具有第一摻雜水平的阱區域以及在阱區域中注入的多個半導體區域。多個半導體區域中的每個半導體區域具有第二摻雜水平。第二摻雜水平大於第一摻雜水平。在多個半導體區域上布置多個多晶矽區域。多晶矽區域分別連接到半導體區域。多個半導體區域是金屬氧化物半導體場效應電晶體(MOSFET)的漏極。
[0008]在其它特徵中，阱區域和多個半導體區域具有第一摻雜類型，其中阱區域布置在具有第二摻雜類型的襯底上，並且其中第二摻雜類型與第一摻雜類型相反。
[0009]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，長度大於寬度，並且長度沿軸線延伸。
[0010]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，寬度大於長度，並且寬度垂直於軸線。
[0011]在其它特徵中，多個多晶矽區域具有至少一歐姆的電阻。
[0012]在其它特徵中，多個多晶矽區域保護MOSFET免受靜電放電。
[0013]在另外其它特徵中，集成電路(IC)包括IC的具有第一摻雜類型和第一摻雜水平的阱區域，其中阱區域布置在具有第二摻雜類型的襯底上，並且其中第二摻雜類型與第一摻雜類型相反。在阱區域中注入多個半導體區域，其中多個半導體區域中的每個半導體區域具有第一摻雜類型和第二摻雜水平，並且其中第二摻雜水平大於第一摻雜水平。多個多晶矽區域分別連接到多個半導體區域。多個半導體區域是金屬氧化物半導體場效應電晶體(MOSFET)的漏極。
[0014]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，長度大於寬度，並且長度沿軸線延伸。
[0015]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，寬度大於長度，並且寬度垂直於軸線。
[0016]在其它特徵中，多個多晶矽區域具有至少一歐姆的電阻。
[0017]在其它特徵中，多個多晶矽區域保護MOSFET免受靜電放電。
[0018]在另外其它特徵中，金屬氧化物半導體場效應電晶體(MOSFET)集成電路(IC)包括MOSFET IC的多個漏極區域，其中多個漏極區域包括具有第一摻雜水平的多個半導體區域，其中多個半導體區域被注入在具有第二摻雜水平的阱區域中，並且其中第一摻雜水平大於第二摻雜水平。多個電阻器分別連接到多個漏極區域，其中多個電阻器包括分別布置在MOSFET IC中的多個半導體區域上的多個多晶矽區域。
[0019]在其它特徵中，MOSFET IC還包括阱區域，其中多個半導體區域和阱區域具有第一摻雜類型，其中阱區域布置在具有第二摻雜類型的襯底上，並且其中第二摻雜類型與第一摻雜類型相反。
[0020]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，長度大於寬度，並且長度沿軸線延伸。
[0021]在其它特徵中，沿軸線布置多個半導體區域，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，寬度大於長度，並且寬度垂直於軸線。
[0022]在其它特徵中，多個電阻器具有至少一歐姆的電阻。
[0023]在其它特徵中，多個電阻器保護MOSFET IC免受靜電放電。
[0024]在另外其它特徵中，方法包括在集成電路的阱區域中注入具有第一摻雜水平的多個半導體區域，其中阱區域具有第二摻雜水平，並且其中第一摻雜水平大於第二摻雜水平。方法還包括在集成電路中的多個半導體區域上布置多個多晶矽區域，並且將多個多晶矽區域分別連接到多個半導體區域。
[0025]在其它特徵中，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，並且其中長度大於寬度。方法還包括沿軸線布置多個半導體區域，並且平行於軸線布置多個多晶矽區域的長度。
[0026]在其它特徵中，多個多晶矽區域中的每個多晶矽區域具有長度和寬度，並且其中寬度大於長度。方法還包括沿軸線布置多個半導體區域，並且垂直於軸線布置多個多晶矽區域的寬度。
[0027]通過詳細描述、權利要求和附圖，本公開的其它應用領域將變得顯而易見。詳細說明和具體示例的目的僅在於說明，而並非限制本公開的範圍。
【專利附圖】
【附圖說明】[0028]通過詳細描述和附圖，將更充分地理解本公開，其中:
[0029]圖1是具有鎮流電阻器的超高壓(SHV)金屬氧化物半導體場效應電晶體(MOSFET)的不意圖；
[0030]圖2是無鎮流電阻器的SHV MOSFET的漏極區域的布局的截面圖；
[0031]圖3A是根據用於提供鎮流電阻器的第一布置的具有布置在漏極區域中的多晶矽的SHV MOSFET的漏極區域的布局的截面圖；
[0032]圖3B描繪根據第一布置的布置在漏極區域中的多個多晶矽區域的細節；
[0033]圖3C是根據用於提供鎮流電阻器的第二布置的具有布置在漏極區域中的多晶矽的SHV MOSFET的漏極區域的布局的截面圖；以及
[0034]圖3D描繪根據第二布置的布置在漏極區域中的多個多晶矽區域的細節。
【具體實施方式】
[0035]超高壓(SHV)金屬氧化物半導體場效應電晶體(MOSFET)的保護自身免受靜電放電(ESD)可能存在問題。例如，因為SHV MOSFET的尺寸相對低功率MOSFET為大，所以SHVMOSFET的結構可能由於過程變化而不一致。因此，SHV MOSFET的不同部分可以在不同的ESD電壓下被擊穿。一旦ESD電壓達到最低擊穿電壓，具有最低擊穿電壓的部分就接通，承載所有的電流，並且燒毀，這就使得SHV MOSFET無用。在SHV MOSFET的不同部分之中在擊穿電壓中的變化或擴散可以與SHV MOSFET的尺寸成比例。
[0036]現在參考圖1，SHV M0SFET100包括並聯連接的多個構成MOSFET MU M2......和
Mn，其中n是大於I的整數。為了說明在擊穿電壓中的擴散並且將來自ESD的能量跨SHVM0SFET100均勻分配，如圖所示向SHV M0SFET100添加多個鎮流電阻器(Rballast)。具體地，
在SHV M0SFET100的漏極引腳(或漏極端子)和構成MOSFET M1、M2......和Mn中的每個
構成MOSFET的漏極之間添加鎮流電阻器Rballast。
[0037]鎮流電阻器防止具有最低擊穿電壓的MOSFET接通，如下所述。僅作為示例，假設SHV M0SFET100的平均擊穿電壓是600V。I %的變化從600V可以導致上至6V的差值。由
此，MOSFET Ml可能在602V擊穿；M0SFET M2可能在600V擊穿，......，並且MOSFETMn可
能在606V擊穿。當ESD事件發生時，在SHV MOSFET100的漏極引腳處的ESD電壓從OV增加。
[0038]當在SHV M0SFET100的漏極引腳處的ESD電壓接近600V (例如為599V)時，MOSFET
M1、M2......和Mn中沒有一個接通。然而，此時洩漏電流流經MOSFET M1、M2......和Mn。
這些洩漏電流生成跨連接到MOSFET M1、M2......和Mn的漏極的鎮流電阻器的電壓降。流
經MOSFET的洩漏電流並且因此跨連接到MOSFET的漏極的鎮流電阻器的電壓降，隨著在SHVMOSFET100的漏極引腳處的電壓接近MOSFET的擊穿電壓而增加。
[0039]例如，當在SHV MOSFET100的漏極引腳處的電壓接近599V (接近MOSFET M2的擊穿電壓(600V))時，流經MOSFET M2的更高的洩漏電流生成跨連接到MOSFET M2的漏極的鎮流電阻器的電壓降。電壓降可以使在SHV M0SFET100的漏極引腳處的電壓增加到602V。
[0040]當在SHV MOSFET100的漏極引腳處的電壓接近602V (接近MOSFET Ml的擊穿電壓(602V))時，更高的洩漏電流流經MOSFET Ml。由於MOSFET Ml開始傳導更高的洩漏電流，MOSFET Ml提供了電流流經的額外的路徑，MOSFET M2本應接通。換句話講，當MOSFET M2由於在SHV MOSFETIOO的漏極引腳處的增加的電壓而接近接通時，MOSFET Ml轉移流經MOSFETM2的電流中的一些(即為該電流中的一些提供路徑)。這就有效地防止(或延遲)MOSFETM2接通，儘管在SHV MOSFET100的漏極引腳處的電壓超過MOSFET M2的擊穿電壓(600V)。[0041 ] 流經連接到MOSFET Ml的漏極的經鎮流電阻器的洩漏電流生成跨連接到MOSFETMl的漏極的鎮流電阻器的電壓降。電壓降可以使在SHV M0SFET100的漏極引腳處的電壓增加到高於602V，這就使得更高的洩漏電流流經MOSFET中的另一 M0SFET，並且這就轉移流經MOSFET Ml和M2的電流中的一些。這就避免(或延遲)MOSFET Ml接通，儘管在SHVMOSFET100的漏極引腳處的電壓超過MOSFET Ml的擊穿電壓^02V)。此時，MOSFET M2可能接近接通。
[0042]這個過程持續，直到在SHV M0SFERT100的漏極引腳處的電壓增加到接近606V，並且更高的洩漏電流流經MOSFET Mn，該MOSFET Mn轉移流經MOSFET Ml、M2等等的電流中的一些。此時，MOSFET M2可能十分接近接通，MOSFET Ml可能接近接通等。
[0043]由於跨連接到MOSFET Ml、M2......和Mn的漏極的鎮流電阻器的電壓降，有效地
同步MOSFET Ml、M2......和Mn的接通時間。因此，當在SHV MOSFET100的漏極引腳處的
電壓超過606V時，MOSFET Ml、M2......和Mn快速相繼地接通，這可以認為是接近同時發
生的，並且流經SHV M0SFET100的漏極的電流通過所有MOSFET M1、M2......和Mn被分配。
這就防止只有MOSFET M1、M2......和Mn中具有最低擊穿電壓的MOSFET接通、承載所有電
流並且失靈。
[0044]現在參考圖2，示出無鎮流電阻器的SHV MOSFET150的漏極區域的布局的截面圖。在SHV MOSFET150的漏極區域中，氧化物層被分為兩個部分152-1和152-2(合為氧化物層152)，並且在高壓N阱156中注入N+漏極區域154。N+漏極區域154的摻雜水平比高壓N阱156的摻雜水平更高。在高壓N阱156和P襯底160之間可選地布置掩埋N阱158。在P襯底160上布置高壓N阱156和/或掩埋N阱158。注意，摻雜材料的極性可以反轉(即，N 到 P，P 到 N，N+ 到 P+，等)。
[0045]在N+漏極區域154上方布置金屬層162。高壓N阱156可以耐受比氧化物層152的擊穿電壓更大的電壓。因此，金屬層162和SHVM0SFET150的漏極可以耐受比氧化物層152的擊穿電壓更大的電壓。
[0046]向MOSFET的漏極添加鎮流電阻器以分配電流是眾所周知的。然而，在典型的SHV過程中，在漏極區域中只允許金屬連接，例如在圖3A中在152-1和152-2之間。這個限制是由於在M0SFET154的漏極處存在的高電壓。典型的金屬電阻器在毫歐姆範圍內，並且實現具有更大的阻值和高電流能力的金屬電阻是不實際的。為了得到有效的鎮流保護，電阻器需要在幾個歐姆的範圍內。
[0047]本公開描述了使用多晶矽來實現在幾個歐姆的區域中的電阻器的方法，這就可以提供適當的保護。
[0048]布置連接至SHV MOSFET150的漏極的鎮流電阻器的一種方式是在氧化物層152之上延伸金屬層162。例如，金屬層162可以延伸至氧化物層152的部分152-2的右側或者氧化物層152的部分152-1的左側。此外，僅沿金屬層162延伸氧化物層152的相應部分。高壓N阱156不在氧化物層152的相應部分下方延伸。因此，在延伸的氧化物層152的部分152-1或152-2的下方沒有高壓N講156。從而，由延伸的金屬層162形成的電阻器和氧化物層152的在電阻器下方延伸的部分將兩者都在氧化物層152的擊穿電壓被擊穿。
[0049]因此，需要在N+漏極區域154上方布置電阻器，使得在電阻器下方出現高壓N阱156，以防止電阻器在氧化物層152的擊穿電壓被擊穿。本公開提出多個多晶矽區域在N+漏極區域154上方的不同布置。在這些布置中，多個多晶矽區域直接布置在N+漏極區域154的多個部分的頂部上以形成多個鎮流電阻器。具體而言，多個多晶矽區域被布置於MOSFET150的N+漏極區域154之上並且在M0SFET150的兩個氧化物層部分152-1和152-2之間，如下所說明的那樣。
[0050]然而，在N+漏極區域154上方布置多晶矽區域使N+漏極區域154的傳導率退化，這就增加N+漏極區域154的電阻。這個現象通常使得不希望在N+漏極區域154上方布置多晶矽區域。然而，在本申請中，希望出現這種現象，因為退化的N+漏極區域154的附加的電阻率增加由多晶矽區域和退化的N+漏極區域154提供的總電阻。可以通過估計由於多晶矽區域而引起的N+漏極區域154的退化，來估計由多晶矽區域和退化的N+漏極區域154提供的組合電阻的值。
[0051]現在參考圖3A-3D，可以通過以不同的方式在漏極區域之上布置多晶矽而實現多個鎮流電阻器。具體地，在N+漏極區域154的多個部分上方布置多個多晶矽層，N+漏極區域154被注入在高壓N阱156中。
[0052]在圖3A和3B中，示出根據第一布置的具有多個鎮流電阻器的SHV M0SFET200的漏極區域的布局的截面圖。省略對與在圖2中示出的元件相似的元件的描述。為了圖示簡明，省略P襯底160。
[0053]在圖3A中，在N+漏極區域154上方布置多個多晶矽區域，該多個多晶矽區域中只有包括元件202-1和元件202-2的第一多晶矽區域在截面圖中可見。在圖3B中，示出包括元件204-1和元件204-2的第二多晶矽區域。雖然只示出了兩個多晶矽區域，但是可以預期附加的多晶矽區域。每個多晶矽布置在N+漏極區域154的對應部分上方。N+漏極區域154的部分沿軸線布置並且沿(即平行於)軸線延伸。
[0054]每個多晶矽區域沿(即平行於)軸線延伸。具體地，多晶矽區域的每個元件沿軸線延長並縱長地延伸。更具體地，多晶矽區域的元件(例如元件202-1)的長度L沿軸線延伸，並且比多晶矽區域的元件的寬度W更大。
[0055]高壓N阱156、可選掩埋N阱158和P襯底160也沿著軸線布置並延伸，N+漏極區域154的部分沿著該軸線布置並延伸。由於多晶矽而造成的N+漏極區域154的退化也沿軸線延伸。
[0056]第一多晶矽區域提供第一鎮流電阻器。第一鎮流電阻器連接到N+漏極區域154的第一部分，該N+漏極區域154的第一部分形成SHV M0SFET200的第一 MOSFET的第一漏極區域。第二多晶矽區域提供第二鎮流電阻器。第二鎮流電阻器連接到N+漏極區域154的第二部分，該N+漏極區域154的第二部分形成SHV M0SFET200的第二 MOSFET的第二漏極區域，如此等等。
[0057]在圖3C和圖3D中，示出根據第二布置的具有多個鎮流電阻器的SHV M0SFET300的漏極區域的布局的截面圖。省略對與在圖2中示出的元件相似的元件的描述。為了圖示簡明，省略P襯底160。
[0058]在圖3C中，在N+漏極區域154上方布置多個多晶矽區域，該多個多晶矽區域中只有包括元件302-1和元件302-2的第一多晶矽區域在截面圖中可見。在圖3D中，示出包括元件304-1和元件304-2的第二多晶矽區域。雖然只示出了兩個多晶矽區域，但是可以預期附加的多晶矽區域。每個多晶矽布置在N+漏極區域154的對應部分上方。N+漏極區域154的部分沿軸線布置並且沿軸線延伸。
[0059]每個多晶矽區域垂直於軸線延伸。具體地，每個多晶矽區域垂直於軸線延長。更具體地，多晶矽區域的組合寬度2W(即多晶矽區域的兩個元件中的每個元件的寬度W的和)垂直於軸線延伸，並且比多晶矽區域的長度L更大。
[0060]高壓N阱156、可選掩埋N阱158和P襯底160也沿著軸線布置並延伸，N+漏極區域154的部分沿著該軸線布置並延伸。由於多晶矽而造成的N+漏極區域154的退化也沿軸線延伸。
[0061]當根據第二布置布置多晶矽時的N+漏極區域154的退化比當根據第一布置布置多晶矽時的N+漏極區域154的退化更大。由於更大的退化，當根據第二布置布置多晶矽時N+漏極區域154提供比當根據第一布置布置多晶矽時更大的電阻。
[0062]第一多晶矽區域提供第一鎮流電阻器。第一鎮流電阻器連接到N+漏極區域154的第一部分，該N+漏極區域154的第一部分形成SHV M0SFET300的第一 MOSFET的第一漏極區域。第二多晶矽區域提供第二鎮流電阻器。第二鎮流電阻器連接到N+漏極區域154的第二部分，該N+漏極區域154的第二部分形成SHV M0SFET300的第二 MOSFET的第二漏極區域，如此等等。
[0063]上述描述本質上僅為說明性的，而絕不是限制本公開、其應用或用途。本公開的廣泛的教導可以以各種形式實施。因此，雖然本公開包括具體的示例，但是本公開的真正範圍不應被限制於此，這是因為根據對附圖、說明書和權利要求的研究，其它改變將顯而易見。為了清楚的目的，將在附圖中使用相同的附圖標記來標識相似的元件。如在本文中使用的，短語「A、B和C中的至少一個」應被解釋為意味著使用非排它邏輯OR的邏輯的(A或B或C)。應理解，可以在不改變本公開的原理的情況下，以不同的順序(或同時)，執行方法中的一個或多個步驟。
【權利要求】
1.一種集成電路(1C)，包括: 所述IC的阱區域，具有第一摻雜水平； 在所述阱區域中注入的多個半導體區域，其中所述多個半導體區域中的每個半導體區域具有第二摻雜水平，並且其中所述第二摻雜水平大於所述第一摻雜水平；以及 布置在所述多個半導體區域上的多個多晶矽區域，其中所述多晶矽區域分別連接到所述半導體區域， 其中所述多個半導體區域是金屬氧化物半導體場效應電晶體(MOSFET)的漏極。
2.根據權利要求1所述的1C，其中所述阱區域和所述多個半導體區域具有第一摻雜類型，其中所述阱區域布置在具有第二摻雜類型的襯底上，並且其中所述第二摻雜類型與所述第一摻雜類型相反。
3.根據權利要求1所述的1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述長度大於所述寬度，並且其中所述長度沿所述軸線延伸。
4.根據權利要求1所述的1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述寬度大於所述長度，並且其中所述寬度垂直於所述軸線。
5.根據權利要求1所述的1C，其中所述多個多晶矽區域具有至少一歐姆的電阻。
6.根據權利要求1所述的1C，其中所述多個多晶矽區域保護所述MOSFET免受靜電放電。`
7.一種集成電路(1C)，包括: 所述IC的具有第一摻雜類型和第一摻雜水平的阱區域，其中所述阱區域布置在具有第二摻雜類型的襯底上，並且其中所述第二摻雜類型與所述第一摻雜類型相反； 在所述阱區域中注入的多個半導體區域，其中所述多個半導體區域中的每個半導體區域具有所述第一摻雜類型和第二摻雜水平，並且其中所述第二摻雜水平大於所述第一摻雜水平；以及 多個多晶矽區域，分別連接到所述多個半導體區域， 其中所述多個半導體區域是金屬氧化物半導體場效應電晶體(MOSFET)的漏極。
8.根據權利要求7所述的1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述長度大於所述寬度，並且其中所述長度沿所述軸線延伸。
9.根據權利要求7所述的1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述寬度大於所述長度，並且其中所述寬度垂直於所述軸線。
10.根據權利要求7所述的1C，其中所述多個多晶矽區域具有至少一歐姆的電阻。
11.根據權利要求7所述的1C，其中所述多個多晶矽區域保護所述MOSFET免受靜電放電。
12.—種金屬氧化物半導體場效應電晶體(MOSFET)集成電路(1C)，包括: 所述MOSFET IC的多個漏極區域，其中所述多個漏極區域包括具有第一摻雜水平的多個半導體區域，其中所述多個半導體區域被注入在具有第二摻雜水平的阱區域中，並且其中所述第一摻雜水平大於所述第二摻雜水平；以及 多個電阻器，分別連接到所述多個漏極區域，其中所述多個電阻器包括分別布置在所述MOSFET IC中的所述多個半導體區域上的多個多晶矽區域。
13.根據權利要求12所述的MOSFET1C，還包括所述阱區域，其中所述多個半導體區域和所述阱區域具有第一摻雜類型，其中所述阱區域布置在具有第二摻雜類型的襯底上，並且其中所述第二摻雜類型與所述第一摻雜類型相反。
14.根據權利要求12所述的MOSFET1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述長度大於所述寬度，並且其中所述長度沿所述軸線延伸。
15.根據權利要求12所述的MOSFET1C，其中沿軸線布置所述多個半導體區域，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，其中所述寬度大於所述長度，並且其中所述寬度垂直於所述軸線。
16.根據權利要求12所述的MOSFET1C，其中所述多個電阻器具有至少一歐姆的電阻。
17.根據權利要求12所述的MOSFET1C，其中所述多個電阻器保護所述MOSFET IC免受靜電放電。
18.—種方法,包括: 在集成電路的阱區域中注入具有第一摻雜水平的多個半導體區域，其中所述阱區域具有第二摻雜水平，並且其中所述第一摻雜水平大於所述第二摻雜水平； 在所述集成電路中的所述多個半導體區域上布置多個多晶矽區域；並且將所述多個多晶矽區域分別連接到所述多個半導體區域。
19.根據權利要求18所述的方法，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，並且其中所述長度大於所述寬度，所述方法還包括: 沿軸線布置所述多個半導體區域；並且 平行於所述軸線布置所述多個多晶矽區域的長度。
20.根據權利要求18所述的方法，其中所述多個多晶矽區域中的每個多晶矽區域具有長度和寬度，並且其中所述寬度大於所述長度，所述方法還包括: 沿軸線布置所述多個半導體區域；並且 垂直於所述軸線布置所述多個多晶矽區域的寬度。
【文檔編號】H01L21/336GK103620787SQ201280031851
【公開日】2014年3月5日 申請日期:2012年5月31日 優先權日:2011年6月27日
【發明者】S·蘇塔德加, R·克裡施納穆爾蒂, 徐兆揚 申請人:馬維爾國際貿易有限公司