半導體元件的製造方法、以及由此方法形成的半導體元件的製作方法

2023-04-28 03:19:31

專利名稱：半導體元件的製造方法、以及由此方法形成的半導體元件的製作方法
技術領域：
本發明通常涉及半導體元件，並且本發明更具體地涉及在半導體 元件中的掩埋層。
背景技術：
寄生非本徵集電極電阻(R )顯著地制約了高性能雙極管或雙極 型和互補金屬-氧化物-半導體(BiCMOS)器件諸如矽-鍺(SiGe)異質 結雙極型電晶體(HBTs)的性能。為了努力限制SiGe HBT或其它器 件中的R ，通常己經採用了結合外延矽層的重摻雜N型(N+)掩坰 層，從而在SiGe HBT或其它器件的表面之下形成非常低的電阻區，由 此降低Rcx的橫向成分。在美國專利No.5061646中更加詳細地描述了 這種常規的掩埋層/外延層結構，由此，在此引入此專利作為參考。由於所採用的N+掩埋層的深度和厚度.為了將SiGe HBT或其它 器件的寄生集電極-襯底電容限制在可接受的水平，典型地需要對SiGe HBT或其它器件附加深溝槽隔離結構。因此，用於限制R"的常規掩埋 層方法就會對於SiGe HBT或其它器件的整體製造工藝增加大量的復 雜度和費用。因此，就需要一種限制SiGe HBT或其它器件中的R"的 方法，而不需要常規掩埋層所需的費用和複雜性。


通過閱讀結合附圖的以下詳細的說明書，將更好地理解本發明， 在附圖中圖1是根據本發明的一個實施例的半導體元件的一部分的頂視圖；閣2是沿圖1的剖面線2-2切割的圖1的部分半導體元件的剖面圖；圖3是說明根據本發明的一個實施例的半導體元件的製造方法的 流程圖；圖4是根據本發明的一個實施例的不同半導體元件的一部分的頂視圖；圖5是處於根據本發明的一個實施例的製造工藝的具體歩驟下， 圖4的部分半導體元件的剖面圖；閣6是處於根據本發明的一個實施例的該製造工藝的後續步驟 下，圖4的部分半導體元件沿圖4中的剖面線6-6切割的剖加'圖；圖7是處於根據本發明的一個實施例的該製造工藝的再後續步驟 下，圖6的部分半導體元件的剖面圖；圖8是處於根據本發明的--個實施例的該製造工藝的隨後步驟 下，圖6的部分半導體元件的剖面圖；並且圖9是處於根據本發明的一個實施例的該製造工藝的進一步的步 驟下，圖6的部分半導體元件的剖面圖。為了簡單並清楚地進行說明，各

結構的常規方式，並且 可以省略眾所周知的特徵和技術的說明和細節，以避免不必要地使本 發明含混不清。此外，各附圖中的各元件不必按比例進行繪製。例如， 附圖中的--些元件的尺寸可以相對於其它元件進行放大，以便幫助提 高本發明的實施例的理解。不同附圖中相同的參考數字表示相同的元 件。說明書中和權利要求書中的術語"第一"、"第二"、"第三"、 "第四"等，如果有的話，用於區別相似元件，並不是用於說明具體 的順序和年月日次序。應當理解，在此採用的術語在適當情況下是可 互換的，例如，使得在此描述的本發明的各實施例能夠按照除過此處 解釋或說明的順序之外的順序進行操作。而且，術語"包括"、"包 含"、"具有"及其它們的任何變化都希望覆蓋非排他性的相容性， 以致包括要素列表的工藝、方法、製品或設備並不限制於這些要素，而可包括沒有明確列出的或者這種工藝、方法、製品或設備固有的其 它要素。說明書中和權利要求書中的術語"左"、"右"、"前"、"後"、 "頂部"、"底部"、"之上"、"之下"等，如果有的話，用於說 明的目的，不必用於說明永久的相對位置。應當理解，所採用的術語 在適當情況下是可互換的，例如，使得在此描述的本發明的各實施例 能夠按照除過此處解釋和說明之外的其它方向進行操作。在此釆用的 術語"耦合"限制為按照電的方式或非電的方式進行的直接連接或非 直接連接。
具體實施方式
在本發明的一個實施例中， 一種半導體元件的製造方法，包括提供具有表面和第一導電類型的半導體襯底；在該半導體襯底的該表面中形成溝槽，以便限定出由此溝槽彼此隔離的多個有源區；在該溝 槽的一部分之下的該半導體襯底之中，形成掩埋層，其中該掩埋層具 有第二導電類型且至少部分地與該溝槽鄰接；在形成該掩埋層之後， 在該溝槽中澱積電絕緣材料；在多個有源區的一個有源區中形成具有 第二導電類型的集電極區，其中該集電極區形成與該掩埋層的接觸； 在多個有源區的一個有源區之上形成具有第一導電類型的基極結構 以及在多個有源區的一個有源區之上形成具有第二導電類型的一個發 射極區。在本發明的另一個實施例中， 一種半導體元件的製造方法，包括 提供具有表面和第一導電類型的半導體襯底，此半導體襯底包括多個 雙極型半導體區和多個CMOS區；在多個雙極型半導體區中並在多個 CMOS區中的該半導體襯底的該表面中形成溝槽，從而限定出由此溝 槽彼此隔離的多個有源區；在多個雙極型半導體區中的該溝槽的一部 分之下的該半導體襯底之中形成掩埋層，其中該掩埋層具有第二導電 類型且至少部分地與該溝槽鄰接；在形成該掩埋層之後，在該溝槽中澱積電絕緣材料；在多個雙極型半導體區的每一個雙極型半導體區中 形成具有第二導電類型的集電極區，其中該集電極區形成與該掩埋層 的接觸；在多個雙極型半導體區的每一個雙極型半導體區中形成具有 第一導電類型的基極結構在多個雙極型半導體區的每一個雙極型半 導體區之上形成具有第二導電類型的發射極區；在多個CMOS區的每 一個CMOS區之上形成源/漏區；以及在多個CMOS區的每—'個CMOS 區之上形成柵極區。圖1是根據本發明的一個實施例的半導體元件100的一部分的頂 視圖。圖2是沿圖1的剖面線2-2切割的圖1的部分半導體元件100 的剖面圖。現在參照圖1和圖2，半導體元件100包括具有表面111的半 導體襯底210;在半導體襯底210中的半導體區120;在半導體襯底210 的表面111中的溝槽130;在溝槽130之下且至少部分地與溝槽130鄰 接的掩埋層240;在半導體襯底210中的集電極區150;以及在半導體 襯底210之上的發射極區160。半導體區120、溝槽130、掩埋層240、 集電極區150和發射極區160形成半導體器件101的各部分。在一個 實施例中，半導體器件101是一種雙極型半導體器件。半導體元件100 還包括圖1和2中未說明的額外的半導體器件，包含互補金屬-氧化物 半導體(CMOS)器件、和/或附加的雙極型半導體器件。在至少一個 實施例中，可以同時形成雙極型半導體器件和CMOS半導體器件。集電極區150包括集電極電極151，並且發射極區160包括發射 極電極161。半導體襯底210具有第一導電類型，並且半導體區120、 掩埋層240、集電極區150和發射極區160具有第二導電類型。作為 個實例，第一導電類型可以是P-型導電類型，並且半導體襯底210可 以具有P-型導電類型；第二導電類型可以是N-型導電類型，並且半導 體區120、掩埋層240、集電極區150和發射極區160具有N-型導電類 型。作為進一步的實例，掩埋層240可以是重摻雜的N+子隔離掩埋層，如此命名是因為它的位置位於部分溝槽130之下且至少部分地與溝槽 130的一部分鄰接。在一個實施例中，掩埋層240包含於半導體區120 中，並且不會在半導體區120之下延伸。在另一個實施例中，掩埋層 240並不完全包含於半導體區120之中。在兩個實施例中，掩埋層240 和半導體區120至少部分地重疊。作為一個實例，集電極區150可以具有第一電阻率，並且掩埋層 240可以具有第二電阻率。由於掩埋層240是一種重摻雜的掩埋層，所 以第二電阻率小於第一電阻率。位於部分溝槽130之下且至少部分地 與溝槽130的一部分鄰接的掩埋層240的存在降低了半導體器件101 中Rcx的橫向成分241。在某個實施例中，掩埋層240可以將半導體器 件101中R^的橫向成分241降低至與利用常規深N+掩埋層所獲得的 Rcx橫向成分可比較的水平，結果就特別有利於具有在大約50千兆赫 茲(GHz)之上的峰值截止頻率的半導體器件。例如，高頻半導體器件 可以具有大約50 GHz的峰值截止頻率(fT)和大約300歐姆每方 (ohms/square)的橫向集電極電阻，並且當集電極電阻為大約30 ohms/square吋，峰值截止頻率超過大約100 GHz。如上所述，因為子 隔離掩埋層比常規深N+掩埋層更加廉價且更加易於製造，所以就需要 一種諸如掩埋層240的子隔離掩埋層。在已經實施了某些製造步驟之後，可以用電絕緣材料133至少部 分地填埋溝槽130。作為一個實例，電絕緣材料133可以包括原矽酸四 乙基酯(TEOS)。下面將描述根據本發明的一個實施例的半導體元件 100的製造方法。溝槽130包括具有長度136的一部分。在一個實施例 中，掩埋層240至少沿著所有長度136延伸。換句話說，在此實施例 中，掩埋層240的長度至少與溝槽130的部分135的長度136 —樣長。 在另一個實施例中，掩埋層240沿著小於所有長度136延伸。半導體襯底210包括部分112和部分113。集電極區150位於半 導體襯底210的部分112中，並且發射極區160位於半導體襯底210的部分113之上。半導體器件101還包括未摻雜的矽外延層201和具有第一導電 類型的矽外延層203，具有第一導電類型的矽鍺外延層202，位於矽外 延層201和半導體襯底210之中的具有第二導電類型的選擇注入的集 電極區204，位於矽外延層203之中的具有第二導電類型的發射極擴散 層205，介質層206,矽蓋層207，具有第二導電類型的發射極208, 矽化物(silicide)層209，間隔(spacer)結構211，具有第一導電類 型的基極接觸212以及具有第一導電類型的非本徵基極區213。半導體 器件101還進一步包括具有第二導電類型的源/漏區215和電阻注入 216。作為一個實例，介質層206可以是氧化物層或氮化物層，或者可 以包括一些其它介質材料或各種介質材料的組合。作為進一歩的實例， 氧化物層實質上可以由在氧化爐中熱生長的二氧化矽或通過化學氣相 澱積工藝澱積的二氧化矽組成。作為另一個實例，氧化物層實質上可 以由TEOS或通過化學氣相澱積工藝澱積的磷矽玻璃組成，或者氧化 物層實質上可以由通過化學氣相澱積工藝同樣澱積的氮氧化矽組成。 而且，氧化物層可以包括高介電常數材料，例如氧化鉿。作為一個實 例，氮化物層實質上可以由通過化學氣相澱積工藝澱積的氮化矽組成。 作為另一個實例，氮化物層實質上可以由通過化學氣相澱積工藝同樣 澱積的氮氧化矽組成。作為進一步的實例，發射極208可以包括多晶 矽或用砷或磷摻雜的多晶矽；矽化物層209可以包括矽化物，例如矽 化鈷(CoSi2)或矽化鈦(TiSi2);並且可以用磷或砷來摻雜電阻注入 216。作為再一個實例，可以由進入到矽外延層201和203、矽鍺外延 層202和與發射極208自對準的半導體襯底210的注入來形成非本徵 基極區213。非本徵基極區213能夠降低基極接觸212和矽鍺外延層 202之間的電阻。作為進一步的實例，矽鍺外延層202可以進一步包括硼或其它摻雜劑。半導體元件100關於穿過發射極區160中央而繪製的垂宵線299 對稱。半導體元件100還包括具有基極電極171、間隔結構211和基極 接觸212的基極區170。半導體元件100進--步包括阱185和溝槽190。 用氧化物或其它介質材料，填充溝槽190。在一個實施例中，眺185具 有第一導電類型，並且基極接觸212具有第二導電類型。圖3是說明根據本發明的一個實施例的半導體元件的製造方法 300的流程圖。在方法300中，根據公知參數和數值來設置層厚度和摻 雜濃度，並且在此不再進行說明。方法300的步驟301將提供具有表 面、第一導電類型、第一類型的半導體區和第二類型的半導休區的半 導體襯底。作為一個實例，該半導體襯底可以類似於圖2中的半導體 襯底210。作為另一個實例，該半導體襯底的表面可以類似於圖2中的 表面111。作為進一步的實例，第一類型的半導體區可以類似於雙極型 半導體區410,此後將首先結合圖4來展示並說明，並且第二類型的半 導體區可以類似於CMOS區420，同樣，此後將首先結合圖4來展示 並說明。方法300的步驟302將在半導體襯底的表面之中形成溝槽，從而 限定出由溝槽彼此隔離的多個有源區。可以根據眾所周知的溝槽形成 技術來形成此溝槽。作為一個實例，溝槽而可以類似於圖1和2中的 溝槽130。在至少一個實施例中，可以在半導體元件之中同時形成雙極 型器件和CMOS器件。例如，還可以採用步驟302來形成用於半導體 元件中的雙極型和/或CMOS器件的溝槽。方法300的步驟303將在此溝槽的一部分之下的半導體襯底中形 成掩埋層，其中此掩埋層具有第二導電類型且至少部分地與溝槽鄰接。 作為一個實例，掩埋層可以類似於圖2中的掩埋層240。在一個實施例 中，步驟303包括穿過此溝槽來注入摻雜劑。作為一個實例，摻雜劑具有第二導電類型。在同一個實施例中或在另一個實施例中，步驟303 包括形成多個掩埋層，多個掩埋層中的每個掩埋層位於如上首先結合 步驟301說明的多個雙極型半導體區的一個半導體區中的此溝槽的-— 部分之下。步驟303進一步包括在此溝槽中形成至少--個間隔結構。 作為一個實例，間隔結構可以類似於由氮化物層730的一部分形成的 間隔結構，如下文中結合圖7所示和所述。步驟303進一步包括在CMOS 區的至少一部分之上形成注入掩模，或者，假如半導體襯底包括多個 CMOS區，那麼就在多個CMOS區的一個CMOS區或多個CMOS區之 上形成注入掩模。作為一個實例，注入掩模可以類似於下文中圖7中 的注入掩模740。作為進一步的實例，為了改變在隨後步驟中形成的掩 埋層的參數，可以調整注入掩模的位置和尺寸。作為--個具體實例， 可以定位並固定注入掩模尺寸，從而控制在步驟302中預先形成的溝 槽之中的掩埋層的水平邊界。在同一個實施例中或在另一個實施例中，步驟303可以包括使掩 埋層與溝槽自對準。作為在此所採用的短語，短語"自對準"意思是 使掩埋層的邊界與溝槽的邊緣自對準。步驟303還包括在注入摻雜劑 之後並在填充溝槽之前退火摻雜劑。在另--個實施例中，在填充溝槽 之前不退火摻雜劑，但是，在隨後的在製造工藝期間進行的高溫步驟 期間進行退火。步驟303進一步包括在形成掩埋層之後去除間隔結構。 在另一個實施例中，間隔結構可以適當地保留在部分溝槽中，而不是 被去除。在同一個實施例中或在另一個實施例中，可以在形成掩埋層 之後在溝槽中形成間隔結構。步驟303在此稱為掩埋層組件。更具體地，掩埋層組件可以包括 在半導體襯底中形成掩埋層；在此溝槽中可選地形成至少一個間隔結 構；在CMOS區(多個)之上形成注入掩模；可選地使掩埋層與溝槽 自對準；在注入摻雜劑之後並在填充溝槽之前可選地退火摻雜劑；以 及在形成掩埋層之後可選地去除間隔結構。掩埋層組件相對於CMOS 工藝流程透明或者與其兼容，意思是掩埋層組件可以作為CMOS形成工藝的一部分來實施，而不會破壞或中斷CMOS形成工藝。方法300的步驟304將在形成掩埋層之後，在溝槽中澱積電絕緣 材料。作為一個實例，電絕緣材料可以類似於圖2中的電絕緣材料'. 步驟304和步驟302在此稱為隔離組件。隔離組件也相對於CMOS工 藝流程透明或者與其兼容，意思是掩埋層組件可以作為CMOS形成工 藝的一部分來實施，而不會破壞或中斷CMOS形成工藝。方法300的步驟305將在第一類型的半導體區中形成具有第二導 電類型的集電極區，以致集電極區與掩埋層電耦合。因此，集電極區 形成與掩埋層的接觸。作為一個實例，集電極區可以類似於閣2中的 集電極區150。當半導體元件包括BiCMOS半導體元件時，可以在適 當時採用步驟305來同時形成用於其它雙極型或CMOS器件的類似的 掩埋層接觸區。方法300的步驟306將在半導體襯底之上形成一個外延基極層或 多個外延基極層。作為一個實例，例如當半導體元件是HBT時，外延 層可以類似於圖2中的矽外延層201和203以及矽鍺外延層202。方法300的步驟307將在外延基極層之上形成介質層。作為一個 實例，可以澱積此外延層並將其構圖為類似於圖2中的介質層206的 形狀。方法300的步驟308將在第一類型的半導體區之上形成具有第二 導電類型的發射極。作為一個實例，發射極可以類似於圖2中的發射 極208。步驟308可以包括澱積並構圖多晶矽層。當半導體元件包括 BiCMOS半導體元件時，可以採用步驟308，從而適合地同時形成用於 其它半導體器件和/或集成器件諸如雙極型或CMOS器件、電阻等的類 似的摻雜的多晶矽區。在步驟308期間，用於形成發射極的部分摻雜 劑可以擴散進入半導體元件的相鄰區域，例如在步驟306中形成的外延層或各層和/或半導體襯底。摻雜劑的此部分的一個實例是閣2中的發射極擴散205。方法300的步驟309將在第一類型的半導體區之上形成具有第一 導電類型的基極結構。作為一個實例，基極結構可以類似於圖2中的 非本徵基極區213。步驟309或其它步驟進一步包括構圖此基極結構。方法300的步驟310將在集電極有源區之上去除在步驟307中預 先形成的介質層的一部分。可以採用標準蝕刻技術來去除介質層的此 部分。方法300的步驟311將在發射極區和基極區四周形成間隔結構,， 作為一個實例，間隔結構可以類似於圖2中的間隔結構211。在一個實 施例中，可以在已經完成了上述步驟之後，作為CMOS工藝流程的一 部分來形成源/漏注入，諸如源/漏區215。圖4是根據本發明的一個實施例的半導體元件400的頂視圖。半 導體元件400包括由溝槽430包圍的雙極型半導體區410和CMOS區 420。在圖4中，由虛線環繞示出了雙極型半導體區410和CMOS區 420。在一個實施例中，溝槽430包圍多個雙極型半導體區和多個CMOS 區。雙極型半導體區410包括有源區4U和有源區412。 CMOS區420 包括有源區421。同樣由圖4中的虛線環繞示出的區域413表示將在下 文中說明的其中形成有掩埋層的區域。圖5是處於根據本發明的一個實施例的製造工藝的具體步驟下的 半導體元件400的剖面圖。如圖5中所示，半導體元件400包括半 導體襯底510，氧化物層520，以及氮化物層530。間隙540農示隔離 雙極型半導體區410和CMOS區420的間隙，間隙540位於圖5和隨 後的附圖中，僅僅用於說明的目的。圖6是在根據本發明的一個實施例的該製造工藝的後續步驟下的 半導體元件400的剖面圖。圖6是沿圖4中的剖面線6-6切割的。如圖 6中所示，溝槽430位於雙極型半導體區410和CMOS區420中。如 上所述，可以根據標準或公知的溝槽形成技術來形成溝槽430。圖7是在根據本發明的一個實施例的該製造工藝的後續步驟下的 半導體元件400的剖面圖。如圖7中所示，半導體元件400進一步包 括氧化物層710, TEOS層720以及氮化物層730。圖7中還說明了， 已經在CMOS區420中的有源區421和溝槽430的一部分之上設置了 注入掩模740。在雙極型半導體區410中的溝槽430的一部分之上同樣 設置有注入掩模740。按照這種方式在溝槽430的一部分之上設置注入 掩模740就能夠精確地調節或為特定應用定製器件電阻、擊穿電壓和/ 或隔離特性。如圖7中進一步的說明，已經在雙極型半導體區410中 的溝槽430的一部分之下的半導體襯底510之中形成了掩埋層750。作 為一個實例，其中已經形成了掩埋層750的部分溝槽430可以類似於 圖4中的區域413。掩埋層至少部分地與溝槽430鄰接。在CMOS區 420中沒有掩埋層。在一個實施例中，氮化物層730的一部分可以作為部分溝槽430 中的間隔結構。作為一個實例，間隔結構可以包括在薄TEOS層之上 的氮化矽層，該間隔結構還可以作為在溝槽的底部之上的注入屏蔽層。 可以利用此間隔結構，從而掩蔽溝槽430的側壁，其中溝槽430的側 壁具有顯著的側壁角。如果按照這種方式沒有掩蔽溝槽430的側壁， 那麼掩埋層750的形成就會導致穿透溝槽側壁的掩埋層注入。摻雜的 溝槽側壁能夠降低集電極-基極擊穿電壓並能夠提高寄生集電極-基極 電容，由此降低器件的整體性能。圖8是在根據本發明的一個實施例的製造工藝的隨後步驟下的半 導體元件400的剖面圖。如圖8中所示，例如，電絕緣材料諸如TEOS 已經位於溝槽430中，並且半導體元件400已經被平坦化，掩埋層750巳經被進行擴散。可以採用現有技術中公知的平坦化技術和擴散技術，以便獲得這些結果。根據標準或者公知工藝.從圖8中所示的階段開 始進行半導體元件400的製造，直至形成所有的雙極型器件和CMOS 器件。圖9是在根據本發明的一個實施例的製造工藝的進-步的步驟下 的半導體元件400的剖面圖，並且示出了在雙極型半導體區410中的 HBT器件910和在CMOS區420中的CMOS器件920。如圖9中所示， 掩埋層750位於在雙極型半導體區410中的部分溝槽430之下，但不 位於CMOS區420中。在圖9的雙極型半導體區410中所示的最終HBT器件類似於圖2 中所示的半導體器件101。圖9中僅僅示出了最終HBT器件的-部分。 在說明的實施例中，HBT器件910關於表示雙極型半導體區410的左 側邊緣的線999對稱。HBT器件910包括未摻雜的矽外延層卯l和 矽外延層903,矽鍺外延層卯2，選擇性注入的集電極區904，位於矽 外延層903中的發射極擴散區905，介質層906,發射極卯8，矽化物 層卯9，間隔結構911，基極接觸912，以及非本徵基極區913。 HBT 器件910還包括源/漏注入915，電阻注入916以及集電極區950。源 /漏注入915與電阻注入916 —起形成到達掩埋層750的接觸。HBT器 件910進一步包括集電極電極951，發射極電極961以及基極電極 971。作為如上首先所述的，掩埋層750降低了 HBT器件910中的Rex 的橫向成分，由此顯著地提高了HBT器件910的性能。在閣9中只說明了 CMOS器件920的一部分，CMOS器件920包 括根據標準或公知技術製造的源/漏區925，柵極區922，阱923以及 源/漏電極921。應當理解，半導體元件400還可包括類似於雙極型 半導體區410的附加雙極型半導體區和/或類似於CMOS區420的附加 CMOS區。例描述了本發明，但本領域普通技術人 員應當理解，在不脫離本發明的精神和範圍之內可以進行各種變化。 在前述說明書中已經給出了這些變化的各種實例。作為具體實例，雖然已經結合HBT描述了本發明，但也可以結合其它類型的器件使用本 發明。因此，希望本發明的各實施例的公開是對本發明的範圍的一種 說明，並且不希望是限制性的。希望僅僅通過附加權利要求所需的範 圍來限定本發明的範圍。例如，對於本領域普通技術人員應當很明顯， 在此討論的半導體元件可以按照各種實施例的方式來實施，並且這些 實施例的前述討論不必代表所有可能實施例的整個說明。此外，根據具體實施例已經說明了益處、其它優點和對問題的解 決方法。然而，益處、優點或問題的解決方法以及導致任何益處、優 點、對問題的解決方法出現或更加顯著的要素並不構成任何權利要求 或所有權利要求的關鍵的、必須的或本質的特徵或要素。而且，如果這些實施例和/或限制(1)不在權利要求書中明確 聲明；並且(2)不是等效物意義下的權利要求中的明確要素和/或限制 的潛在等效物，則在此公開的各實施例和限制性並不專用於潛在專業 學說之下的公知技術。
權利要求
1. 一種半導體元件的製造方法，該方法包括提供具有表面和第一導電類型的半導體襯底；在該半導體襯底的該表面之中形成溝槽，以便定義出由該溝槽彼此隔離的多個有源區；在該溝槽的一部分之下的該半導體襯底中形成掩埋層，其中該掩埋層具有第二導電類型且與該溝槽至少部分地鄰接；在形成該掩埋層之後，在該溝槽中澱積電絕緣材料；在該多個有源區的一個有源區中形成具有第二導電類型的集電極區；在該多個有源區的一個有源區之上形成具有第一導電類型的基極結構；以及在該多個有源區的一個有源區之上形成具有第二導電類型的發射極區，其中該集電極區形成到達該掩埋層的接觸。
2. 如權利要求l的所述方法，其中 該集電極區具有第一電阻率 該掩埋層具有第二電阻率；並且 第一電阻率大於第二電阻率。
3. 如權利要求1的所述方法，還包括 在該溝槽中形成間隔結構；以及 在形成該掩埋層之後，去除該間隔結構。
4. 如權利要求l的所述方法，其中 形成該掩埋層包括穿過該溝槽注入具有第二導電類型的摻雜劑。
5. 如權利要求4的所述方法，其中 形成該掩埋層還包括在注入摻雜劑之後並在填充該溝槽之前對摻雜劑進行退火。
6. 如權利要求l的所述方法，其中該半導體襯底包括第一類型的半導體區和第二類型的半導體區； 該方法還包括在形成該掩埋層之前，在該第二類型的該半導體區 之上形成注入掩模；以及 形成該掩埋層還包括在該第--類型的半導體區中的該溝槽的至少一部分之下形成該掩 埋層。
7. 如權利要求6的所述方法，其中該第--類型的該半導體區包括雙極型半導體區；以及 該第二類型的該半導體區包括CMOS區。
8. 如權利要求l的所述方法，其中 製造該半導體元件包括製造該多個有源區之一以便關於穿過該發射極區的中央繪製的垂 直線對稱。
9. 一種半導體元件的製造方法，該方法包括提供具有表面和第一導電類型的半導體襯底，其中該半導體襯底 包括多個第一類型的半導體區和多個第二類型的半導體區；在該半導體襯底的該表面之中形成溝槽，以便定義出由該溝槽彼 此隔離的多個有源區；形成掩埋層組件包括在該溝槽中形成多個間隔結構；在該多個第二類型的半導體區之上形成注入掩模；以及形成多個掩埋層，該多個掩埋層的每一個掩埋層位於該多個第--類型的半導體區中的該溝槽的至少一部分之下，其中該多個掩埋層具 有第二導電類型，與該溝槽至少部分地鄰接，並且該多個間隔結構之 一用於使該多個掩埋層中的一個掩埋層與該溝槽自對準；在形成該多個掩埋層之後，在該溝槽中澱積電絕緣材料；在該多個第一類型的半導體區的每一個半導體區中形成具有第二 導電類型的集電極區；以及在該多個第一類型的半導體區的每一個半導體區之上形成具有第 二導電類型的發射極區，其中在該多個第一類型的半導體區的每一個半導體區中的該集電極區 形成到達在該多個第一類型的半導體區的一個半導體區中的該掩埋層 的接觸。
10.如權利要求9的所述方法，還包括在該多個第一類型的半導體區中形成具有第二導電類型的基極區。
11.如權利要求IO的所述方法，其中 形成該基極區還包括 在該基極區中形成接觸；以及在該基極區中的該接觸位於該溝槽的至少一部分之上。
12. 如權利要求9的所述方法，其中: 該集電極區具有第一電阻率； 該多個掩埋層具有第二電阻率並且 該第一電阻率大於該第二電阻率。
13. 如權利要求9的所述方法，其中: 形成該多個掩埋層包括穿過該溝槽注入具有第二導電類型的摻雜劑。
14. 如權利要求13的所述方法，其中 形成該多個掩埋層還包括在注入摻雜劑之後並在填充該溝槽之前對摻雜劑進行退火。
15. 如權利要求9的所述方法，其中 製造該半導體元件包括製造該多個第一類型的半導體區以便關於穿過該發射極區的中央 繪製的垂直線對稱。
16. 如權利要求9的所述方法，其中 該掩埋層組件與CMOS工藝流程兼容。
17. —種半導體元件的製造方法，該方法包括提供具有表面和第一導電類型的半導體襯底，其中該半導體襯底 包括多個雙極型半導體區和多個CMOS半導體區；在該多個雙極型半導體區中並在該多個CMOS半導體區中的該半 導體襯底的該表面之中形成溝槽，以便定義出由該溝槽彼此隔離的多 個有源區；在該多個雙極型半導體區中的該溝槽的一部分之下的該半導體襯 底中形成掩埋層，其中該掩埋層具有第二導電類型且與該溝槽至少部 分地鄰接；在形成該掩埋層之後，在該溝槽中澱積電絕緣材料；在該多個雙極型半導體區的每一個雙極型半導體區中形成具有第 二導電類型的集電極區；在該多個雙極型半導體區的每一個雙極型半導體區之上形成具有 第一導電類型的基極結構；在該多個雙極型半導體區的每一個雙極型半導體區之上形成具有 第二導電類型的發射極在該多個CMOS區的每一個CMOS區之上形成源/漏區以及 在該多個CMOS區的每一個CMOS區之上形成柵極區， 其中該集電極區形成到達該掩埋層的接觸。
18. 如權利要求17的所述方法，其中 形成該集電極區與形成該源/漏區同時進行。
19. 如權利要求17的所述方法，還包括 該集電極區具有第一電阻率； 該掩埋層具有第二電阻率；並且第一電阻率大於第二電阻率。
全文摘要
一種半導體元件的製造方法，包括提供半導體襯底(210，510)；在該半導體襯底中形成溝槽(130，430)，以便限定出由此溝槽彼此隔離的多個有源區；在該溝槽的一部分之下的半導體襯底之中，形成掩埋層(240，750)，其中該掩埋層至少部分地與該溝槽鄰接；在形成該掩埋層之後，在該溝槽中澱積電絕緣材料(133，810)；在多個有源區的一個有源區中形成集電極區(150，950)，其中該集電極區形成與該掩埋層的接觸；在多個有源區的一個有源區之上形成基極結構；以及在多個有源區的一個有源區之上形成發射極區。
文檔編號H01L27/06GK101263600SQ200480039266
公開日2008年9月10日 申請日期2004年11月18日 優先權日2003年12月31日
發明者詹姆斯·A·基希格斯納 申請人:飛思卡爾半導體公司