半導體結構及製造鰭式場效應電晶體器件的方法
2023-04-28 17:36:36
專利名稱：半導體結構及製造鰭式場效應電晶體器件的方法
技術領域：
本發明總體上涉及半導體結構內的物理應力。更具體而言，本發明涉及包括至少一個finFET(鰭式場效應電晶體)的半導體結構內的物理應力誘發的電荷載流子遷移率的變化。
背景技術：
半導體設計和開發的最新進展包括將外加物理應力引入到半導體器件組件中。外加物理應力經常引起載流子遷移率的變化。具體而言，電荷載流子遷移率提高通常帶來半導體器件性能的提高。
有很多證實應力在半導體器件內引起性能增強的例子。例如，Chidambarrao等人在美國公開文本No.2005/0130358提出了一種在半導體結構內部形成互補應力水平的互補finFET器件的方法，。所述方法在所述互補finFET器件中採用單獨的基體材料作為形成矽外延鰭側壁溝道層(finsidewall channel layer)的襯底。
此外，通過半導體結構內部各個不同位置處的壓縮應力或伸張應力提供載流子遷移率變化的其他例子也是已知的。典型地，n-FET和p-FET器件不同地對壓縮和伸張應力做出響應，因為壓阻係數通常作為幾個變量的函數而不同，所述變量包括但不限於半導體襯底摻雜和晶體取向。因此，經常需要對n-FET和p-FET器件內的受應力結構進行特別的設計和優化。
半導體設計和開發的趨勢在於以更小的尺寸實現持續增強的性能。因此，對相應地提供具有增強的性能的半導體器件的新結構和新方法的需求將持續存在。出於這一原因，半導體器件內的有物理應力的結構的使用很可能持續下去。有利地利用物理應力來增強半導體器件性能的新型半導體器件和製造方法是合乎需要的。
發明內容
本發明提供了一種具有增強性能的finFET結構。本發明還提供了一種製造所述結構的方法。
根據本發明，所述半導體結構包括襯底，所述襯底包括至少一個半導體鰭，所述半導體鰭具有一晶體學取向和軸向特定壓阻係數。所述結構還包括覆蓋所述半導體鰭內的溝道區的柵電極。在所述結構之內，所述柵電極和溝道區具有與所述軸向特定壓阻係數相關的特定應力。
仍然根據本發明，所述方法首先提供了一種其上設有至少一個半導體鰭的襯底。所述方法還提供了在所述半導體鰭內的溝道區上形成柵電極。在所述方法中，形成具有固有應力的柵電極，通過確定所述固有應力影響溝道區內的載流子遷移率。
本發明的實施例所指的半導體鰭是從具有(001)方向的矽表面蝕刻得到的矽半導體鰭。由此得到了具有下述晶體取向的矽半導體鰭縱向(110)、橫向(001)、垂直方向(1-10)。根據這些矽結晶取向的固有壓阻係數，本發明提供了根據需要形成具有大約500到大約1500兆帕(MPa)，更優選為大約1200到1500MPa的固有伸張應力的柵電極。這樣的固有伸張應力優化了半導體鰭溝道區內的電荷載流子遷移率。
本發明不局限於所公開的實施例。相反，本領域技術人員可以容易地試驗出半導體鰭的可選晶體學取向和半導體材料組分，以確定壓阻係數。在這些壓阻係數的基礎上，可以導出具體的固有柵極應力，以優化半導體器件的半導體鰭溝道區內的載流子遷移率。所述半導體器件可以是finFET器件，但是本發明不限於此。
圖1到圖4是說明形成根據本發明的實施例的finFET的漸進階段的結果的一系列示意性橫截面圖。
圖5是對應於圖4的示意性橫截面圖的示意性平面圖。
圖6和圖7示出了finFET器件內由形成固有伸張應力為1500MPa的帶有柵電極的finFET器件而產生的垂直應力和橫向應力的一對應力拓撲曲線圖。
圖8示出了finFET器件中的半導體鰭內部的橫向應力和垂直應力的曲線圖，其作用在於總結圖6和圖7中給出的信息。
具體實施例方式
本發明提供了一種finFET結構及其製造方法。所述結構和方法採用由具有固有應力的材料形成的柵電極，通過確定所述固有應力來影響(最好是優化)finFET結構的半導體鰭溝道區內的載流子遷移率。載流子遷移率的確定涉及對針對半導體鰭的具體晶體取向的軸向特定固有壓阻係數的量值和範圍(dimensions)的分析。固有應力產生軸向特定應力(在柵電極和溝道區內)，所述軸向特定應力與軸向特定(axially specific)壓阻係數相關(優選對其予以補償)。
從下述實施例和實例可以看到，對於由(001)單晶矽表面形成的半導體鰭而言，希望得到具有大約500到大約1500MPa的固有伸張應力的柵電極。在利用柵電極內的此類固有伸張應力時，半導體鰭溝道區具有由柵電極在其內誘發的增強的伸張垂直應力和增強的壓縮橫向應力。溝道區內的上述類型的誘發應力(即伸張和壓縮應力)對n-finFET都是有益的。增強的伸張垂直應力對p-finFET也是有益的，但是p-finFET幾乎不受增強的壓縮橫向應力的影響。
本領域技術人員應當理解，本發明中採用的半導體「鰭」是指在襯底上沿邊緣(edgewise)設置的比較窄(即，大約0.01到大約0.30微米，優選為大約0.01到大約0.03微米)的半導體材料層。所述鰭可以具有任選的介電帽蓋層，所述介電帽蓋層也可以增強其物理穩定性。
在「finFET」器件內，至少採用半導體鰭的側壁，有時也採用半導體鰭的頂部作為溝道區。溝道區通常被跨在半導體鰭上的「n」字形柵電極覆蓋，但是，finFET柵電極並不限於這一具體形狀。
就finFET提供了優異的由雙柵極效應引起的短溝道效應這一方面而言，finFET較常規平面場效應電晶體具有優勢。FinFET還提供了垂直側壁溝道區，而常規場效應電晶體通常只能提供平面水平溝道區。通過提高形成於襯底上的半導體鰭的高度，可以在不犧牲finFET器件的空間密度(aerialdensity)的情況下，提供具有提高的溝道尺寸的finFET器件。而憑藉常規平面場效應電晶體則無法實現類似的優點。通常，半導體鰭的溝道長度(縱向，由柵極線寬界定)和溝道寬度(橫向，由鰭高界定，也有可能由厚度界定)每者均比最小鰭線寬(垂直方向)大得多。
下述實施例以finFET為背景對本發明進行了舉例說明，所述finFET採用的絕緣體上矽半導體襯底提供了特定矽半導體鰭晶體學取向。但是本發明不限於此。本發明還適用於位於塊體半導體襯底，以及其他絕緣體上半導體襯底上的finFET器件。本發明還適用於由諸如但不限於矽-鍺合金的其他半導體材料和化合物半導體材料形成的finFET，所述材料顯示出了與晶軸相關的壓阻效應(piezoresistance effect)。
圖1到圖4是說明製造根據本發明的實施例的finFET結構的漸進階段的結果的一系列示意性橫截面圖。
圖1示出了半導體襯底10。掩埋絕緣體層12位於半導體襯底10上。掩埋絕緣體層12可以是晶態或非晶態氧化物或氮化物，氧化物是高度優選的。半導體表面層14位於掩埋絕緣體層12上。半導體表面層14通常為矽半導體表面層。作為總體，上述三個層構成了絕緣體上矽半導體襯底。其可以採用諸如離子注入和退火(即SIMOX工藝)的常規工藝或通過層轉移工藝形成。半導體襯底10通常為矽半導體襯底，但是本發明對其不作要求。此外，掩埋絕緣體層12通常為掩埋的氧化矽層。半導體表面層14通常具有大約500到大約2000埃的厚度，所述厚度可以是製造襯底的過程中所採用的工藝的直接結果，也可以是採用諸如氧化和蝕刻的減薄步驟得到的。
圖1還示出了位於半導體表面層14上的焊盤介電層16和與焊盤介電層16對準的硬掩模層18。
典型地，焊盤介電層16具有大約25到大約150埃的厚度。其可以包括氧化矽材料。當半導體表面層14包括矽材料時，這樣的氧化矽材料通常是由半導體表面層14的熱氧化附帶得到的。儘管在形成焊盤介電層14的過程中可以採用熱氧化，但是也可以採用諸如CVD、PECVD或蒸鍍法的常規澱積工藝。典型地，硬掩模層18包括諸如氮化矽或氮氧化矽的硬掩模材料。也可以採用其他硬掩模材料。其通常具有大約500到大約1000埃的厚度。
圖2示出了被稱為「側壁鏡像轉移(sidewall image transfer)」的一般常規處理的結果，其提供了對半導體表面層14的各向異性蝕刻，以形成半導體鰭14a。將硬掩模層18和焊盤介電層16用作掩模，將掩埋絕緣體層12用作蝕刻停止層。典型地，通過採用含有蝕刻劑氣體組分的氯氣的等離子體蝕刻劑進行蝕刻。儘管特別提及了等離子蝕刻，但是也可以利用諸如反應離子蝕刻或離子束蝕刻的幹法蝕刻形成半導體鰭14a。
圖3示出了位於半導體鰭14a的相對側壁上的一對柵極介電層20。典型地，柵極介電層20包括熱氧化矽材料。當半導體鰭14a包括矽時，柵極介電層20可以由半導體鰭14a的熱氧化附帶形成(be formed incident to thermaloxidation)。儘管，特別提及了以熱氧化矽作為柵極絕緣材料，但是本發明還可以嘗試採用通過本領域公知的熱和/或澱積技術形成的氧化物、氮化物、氮氧化物或其組合。優選地，採用具有大於等於4.0左右的在真空測量的介電常數的氧化物作為絕緣材料。典型地，所述一對柵極介電層20中的每一個具有大約10到大約70埃的厚度。
圖4示出了位於圖3所示的finFET結構上的柵電極22。柵電極22具有跨在半導體鰭14a上的變體的「n」字形。柵電極22通常包括高度摻雜的多晶矽材料(即，每立方釐米1e20到1e21個摻雜劑原子)。其具有大約1000到大約2000埃的厚度。除了摻雜多晶矽外，本發明還可以嘗試採用其他導電材料作為柵電極22的材料，例如摻雜多晶SiGe、元素金屬(elementalmetal)、元素金屬的合金、金屬矽化物、金屬氮化物或其組合。根據本發明，柵電極22具有在半導體鰭14a的溝道區內提供載流子遷移率影響(優選為增強或優化)的固有應力。半導體鰭14a的溝道區是被柵電極22覆蓋的半導體鰭14a的部分。在圖5中對其進行了更為詳細的圖示，在下文中將對其予以更為詳細的討論。
在半導體製造工藝中，有幾個變量影響包括但不限於多晶矽膜的澱積膜內的固有應力，這是公知的。在下述文獻中指出了具體的變量(1)Heuer等人的美國專利No.6479166(具有伸張應力的圓柱形多晶矽膜和具有壓縮應力的反玻璃化(devitrified)多晶矽膜)；以及(2)Yamazaki等人的美國專利No.6645826(具有取決於澱積速率的可變應力的氮化矽膜)。影響澱積膜應力的通用薄膜澱積參數可能包括但不限於澱積溫度(即由襯底和澱積膜熱膨脹係數的失配而產生應力)、澱積膜起始材料、澱積膜結晶度、澱積膜組分和澱積速率。其他薄膜澱積參數也可能影響澱積層應力。
圖4還示出了用於半導體鰭14a的參考坐標軸。它們不同於針對形成於平面半導體襯底上的標準FET的參考坐標軸。垂直軸從半導體鰭14a的側壁的平面發出。橫軸從半導體鰭14a的頂部平面發出。縱軸從如圖4的截面所示的半導體鰭14a的正面平面發出。
圖5是對應於圖4的示意性橫截面圖的示意性平面圖。圖5示出了用於所公開的實施例的finFET器件的掩埋絕緣體層12的暴露部分。還示出了包圍在硬掩模層18之下對準的半導體鰭14a的柵極介電層20的輪廓。半導體鰭14a具有狗骨頭形狀(即，具有軸向中央部分和線寬大於所述軸向中央部分的凸出(lobed)端部的結構)。柵電極22在所述狗骨頭形狀的凸出端之間在與半導體鰭14a的中心與其垂直交叉。半導體鰭14a的溝道區位於柵電極22之下。採用未被柵電極22覆蓋的半導體鰭14a的一對對立端部作為一對源極區/漏極區。通常，有可能在從其上有選擇地蝕刻硬掩模層18的覆蓋部分之後，採用柵電極22作為掩模對它們進行額外的離子注入。也可以採用大角度傾斜注入法在源極區/漏極區內提供更為均勻的摻雜劑分布曲線。
儘管沒有採用額外的附圖進行具體說明，但是本發明的該實施例將對圖5的finFET結構進行額外的處理，從而實現其與特定電路的集成。例如，可以將柵極介電層20從未被柵電極22覆蓋的半導體鰭14a的部分剝離，從而允許與半導體鰭14a相鄰形成分隔體。此外，將本實施例的finFET完全集成到必需的特定電路當中也必然需要接觸結構。本實施例考慮了上述額外的處理和額外的結構。
本發明的實施例的重點在於半導體鰭14a，其可以由體矽半導體襯底或絕緣體上矽半導體襯底內的矽表面層形成，每者均具有(001)表面取向。每者均提供具有單一半導體材料的半導體鰭14a。根據圖4，如此形成的半導體鰭14a的晶體取向為縱向(110)、橫向(001)、垂直方向(1-10)。
對於n型矽和p型矽二者而言，具有上述晶體取向的矽半導體鰭的固有壓阻係數如下(單位是e-11/帕斯卡)對於n型矽而言，縱向、垂直和橫向壓阻係數為-31.6、-17.6和53.4。對於p型矽而言，縱向、垂直和橫向壓阻係數為71.8、-66.3和-1.1。
因此，施加到具有上述晶體取向和摻雜的矽半導體鰭14a上，以取得最大載流子遷移率益處的軸向應力如下。對於n型矽而言，壓縮橫向應力提供最大優勢，其次是伸張縱向應力，最後是伸張垂直應力。對於p型矽而言，壓縮縱向應力和伸張垂直應力是最合適的。對p型矽半導體鰭而言，橫向幾乎不存在壓阻效應。
所公開的實施例的目的在於優化finFET器件內的半導體鰭溝道區內的應力(由此優化載流子遷移率)。這一目的是通過在上述壓阻係數的背景下，通過適當改變finFET器件的柵電極內的固有應力而在所澱積的柵電極內提供合乎要求的軸向特定應力而實現的。柵電極內的軸向特定應力轉移到半導體鰭溝道區內。為了獲得這一結果，選擇柵電極固有應力，從而為所澱積的柵電極提供與半導體鰭溝道區內的壓阻係數相關的，最好對其予以補償的應力。
在本實施例內，n型矽和p型矽的縱向壓阻係數符號相反。因此，如果所澱積的柵電極(gate electrode as deposited)向半導體鰭施加縱向壓縮應力和縱向拉伸應力之一，那麼在溝道區的縱向內必然產生電子遷移率效應和空穴遷移率效應的抵消(offset)。因此，本實施例未考慮縱向電荷載流子遷移率增強。由於對於n型矽和p型矽而言，垂直壓阻係數均為負值，因此在n-finFET和p-finFET器件內伸張垂直應力均有助於垂直載流子遷移率增強。由於對於n型矽而言橫向壓阻係數為高正值，而對於p型矽而言其大約為零，壓縮橫向應力將提高n-finFET器件內的電子電荷載流子遷移率，而幾乎不會對p-finFET器件內的載流子遷移率造成影響。
對於具有上述矽半導體鰭14a晶體取向的本實施例而言，本發明提供了通過澱積帶有大約500到大約1500MPa，更為優選帶有大約1200到大約1500MPa的固有伸張應力的柵電極22，其有助於在柵電極22和半導體鰭14a內提供上述合乎需要的軸向誘發的應力。
圖6示出了根據本發明的finFET器件內的垂直應力的計算機模擬應力拓撲曲線圖。圖6示出了具有焊盤介電層16和在其上垂直對準的硬掩模層18的半導體鰭14a。柵極介電層20位於半導體鰭14a的側壁上。柵電極22覆蓋硬掩模層18、焊盤介電層16、半導體鰭14a和柵極介電層20。圖6的垂直應力拓撲圖假設finFET器件的所有其他組件具有常規模量，並且沒有固有應力，但是柵電極22經澱積具有1500MPa的固定固有伸張應力。
如圖6所示，有幾個半導體結構變量影響計算機模擬應力拓撲曲線圖。這樣的變量包括但不限於包括半導體鰭和柵電極的組件的尺寸、模量和固有應力。每一變量的差異和變化預計對應力等值線形狀造成的影響如圖6和圖7所示。
圖6中的附圖標記25是指柵電極22內的零應力線。零應力線之上是柵電極22的物理邊界。零應力線之下是以200MPa的增幅增大的伸張應力等值線。儘管圖6明顯受上文假定的材料特性(即尺寸、模量和應力)的限制，但是圖6也明確地示出了可以將伸張垂直應力從經澱積具有大約1500MPa的固有伸張應力的柵電極22誘發到半導體鰭14a中。
圖7示出了與圖6的應力拓撲曲線圖類似的應力拓撲曲線圖，但是其應力處於橫向不是垂直方向。如圖7所示的finFET組件與圖6所示的finFET組件相同。仍然假設所述組件沒有固有應力，並且具有常規模量。仍然將柵電極22形成為具有大約1500MPa的固有伸張應力。
圖7內的參考數字25示出了界定小零應力區(small zero stress region)的一對零應力線。零應力線之下的其餘線為壓縮應力線，也將其定義為每壓縮應力拓撲線遞增200MPa。圖7明確地示出了在其上澱積具有大約1500MPa的固有伸張應力的柵電極時，將相當大的橫向壓縮應力導入了根據本發明的實施例的半導體鰭14a溝道區內。
圖8示出了對圖6和圖7的應力拓撲數據進行總結和放大的應力拓撲曲線圖。
圖8示出了作為SOI襯底層的一部分的掩埋絕緣體層12。半導體鰭14a位於掩埋絕緣體層12上。焊盤介電層16位於半導體鰭14a上，硬掩模層18位於焊盤介電層16上。
附圖標記26表示穿過半導體鰭14a的高度的垂直應力剖面線(profileline)。其具有處於大約300到大約1200MPa的範圍內，並且通常平均為900MPa左右的伸張應力。附圖標記27表示穿過半導體鰭14a的高度的相應橫向應力曲線。其具有處於大約-500到大約-1500MPa，並且通常平均為-1150MPa左右的壓縮應力。
計算作為縱向、橫向和垂直方向的晶面內外加應力(單位可以是帕斯卡)乘以所述晶面的壓阻係數(單位可以是l/帕斯卡)的乘積之和的負值的載流子遷移率增強(作為相對於基準線(baseline)的百分比)。等式如下dμ/μ＝-(πlσl+πvσv+πtσt)dμ/μ等於載流子遷移率增強。πl、πv和πt是l、v和t方向的壓阻係數。σl、σv和σt是l、v和t方向的軸向特定應力水平。
對於針對n-finFET公開的實施例而言，考慮垂直和橫向應力的計算如下-(-17.6e-11*900e6+53.4e-11*-1150e6)＝77％對於針對p-finFET公開的實施例而言，僅考慮垂直應力(因為橫向壓阻係數可忽略)的計算如下-(-66.3e-11*900e6)＝60％
上述計算表明在n-finFET和p-finFET內均產生了顯著的載流子遷移率增強，這與所公開的實施例一致。遷移率增強歸因於柵電極在finFET的半導體鰭溝道區內誘發的適當的應力。
如上所述，本發明不限於公開了特定的矽半導體鰭晶體取向和摻雜的上述實施例。相反，本發明可以採用有其他晶體學取向和材料成分形成的其他半導體鰭。此類其他半導體鰭將具有可以依照本發明估計的軸向特定固有壓阻係數。通過這樣的估計，可以確定柵電極的固有應力，從而在固有壓阻係數的背景下影響和優化載流子遷移率。
本發明的優選實施例意在對本發明舉例說明而不是對本發明進行限定。在根據本發明再次提供實施例，以及進一步根據權利要求提供實施例的過程中，可以對根據本發明的優選實施例的方法、材料、結構和尺寸進行修改和變型。
權利要求
1.一種半導體結構，包括包括至少一個半導體鰭的襯底，所述半導體鰭具有一晶體學取向和軸向特定壓阻係數；以及覆蓋所述半導體鰭內的溝道區的柵電極，其中，所述柵電極和所述溝道區具有與所述軸向特定壓阻係數相關的軸向特定應力。
2.根據權利要求1所述的結構，其中，所述襯底包括體半導體襯底。
3.根據權利要求1所述的結構，其中，所述襯底包括絕緣體上半導體半導體襯底。
4.根據權利要求1所述的結構，其中，所述軸向特定應力補償所述軸向特定壓阻係數。
5.根據權利要求1所述的結構，其中，所述半導體鰭包括矽半導體鰭。
6.根據權利要求5所述的結構，其中，所述半導體鰭包括單一矽半導體材料。
7.根據權利要求6所述的結構，其中，所述晶體學取向為縱向(110)、橫向(001)和垂直方向(1-10)。
8.一種製造鰭式場效應電晶體器件的方法，包括提供包括至少一個半導體鰭的襯底；以及在所述半導體鰭內的溝道區上形成柵電極，其中，所述柵電極具有固有應力，通過確定所述固有應力影響所述溝道區內的電荷載流子遷移率。
9.根據權利要求8所述的方法，其中，通過確定所述固有應力提高所述溝道區內的載流子遷移率。
10.根據權利要求8所述的方法，其中，所述半導體鰭包括單晶半導體材料。
11.根據權利要求10所述的方法，其中，所述半導體鰭包括矽半導體材料。
12.根據權利要求10所述的方法，其中，所述半導體鰭包括矽-鍺合金半導體材料。
13.根據權利要求11所述的方法，其中，所述半導體鰭形成於體矽半導體襯底中。
14.根據權利要求11所述的方法，其中，所述半導體鰭形成於絕緣體上矽半導體襯底中。
15.根據權利要求14所述的方法，其中，所述半導體鰭位於所述絕緣體上矽半導體襯底的掩埋絕緣體層上。
16.根據權利要求8所述的方法，其中，所述鰭式場效應電晶體為n-鰭式場效應電晶體。
17.根據權利要求8所述的方法，其中，所述鰭式場效應電晶體為p-鰭式場效應電晶體。
18.根據權利要求8所述的方法，其中，所述半導體鰭包括具有縱向(110)、橫向(001)和垂直方向(1-10)的晶體學取向的矽半導體鰭。
19.根據權利要求18所述的方法，其中，所述柵極內的固有應力是大約500到大約1500MPa的伸張應力。
20.根據權利要求18所述的方法，其中，所述柵極內的固有應力是大約1200到大約1500MPa的伸張應力。
全文摘要
FinFET及其製造方法包括在半導體鰭的溝道區上形成的柵電極。所述半導體鰭具有一晶體取向和軸向特定壓阻係數。在所述方法中，形成具有固有應力的柵電極，通過確定所述固有應力影響並且優選優化溝道區內的載流子遷移率。為了達到這一目的，所述固有應力優選在所述柵電極和所述半導體鰭溝道區內提供補償所述軸向特定壓阻係數的誘發軸向應力。
文檔編號H01L21/336GK1960003SQ20061014255
公開日2007年5月9日 申請日期2006年10月30日 優先權日2005年11月3日
發明者杜雷賽蒂·奇達姆巴拉奧 申請人:國際商業機器公司