先斷後通預驅動器和電平移位器的製作方法

2023-04-28 13:27:26 2

專利名稱：先斷後通預驅動器和電平移位器的製作方法
技術領域：
本揭示案一般來說涉及半導體集成電路，且更具體地說，涉及三態先斷後通預驅動器和電平移位器。
背景技術：
集成電路與外部電路之間的接口通常為一較大的互補金屬氧化物半導體(CMOS)反相器。CMOS反相器在所屬領域中為眾所周知的，且一般包括一p溝道場效電晶體(PFET)和一n溝道場效電晶體(NFET)，其經串聯連接且其漏極被系在一起，且從共同漏極處得到輸出。兩個柵極可被系在一起，且輸入施加到共用柵極。此電路，已知為輸出驅動器，通過迅速切換負載來驅動電容性負載。輸出負載可包含一數據總線和附著到其上的若干電路。
在輸出驅動器和有關組件的設計中存在多個挑戰。舉例來說，較大的CMOS輸出驅動器可在輸出轉變期間消耗大量電流，從而導致不良的功率效率。為了增加功率效率，一些輸出驅動器設計已包括一先斷後通(BBM)預驅動器。所述BBM預驅動器可用於單獨控制到達CMOS反相器的柵極輸入端，以使得在導通(接通)其它電晶體之前關斷驅動負載的電晶體(中斷)。此方法趨向於降低或消除縱橫電流。縱橫電流是一種不良效應，其在輸出驅動器的PFET和NFET兩者均被接通時產生。
然而，雖然BBM預驅動器具有優點，但在缺少對預驅動器輸出信號的良好控制的情況下仍存在挑戰。舉例來說，當在上升轉變和下降轉變上在接通邊緣與中斷邊緣之間存在顯著推遲時，大體上減小輸出驅動器的效率。此外，還由於與輸出驅動器的效率相關的問題，有時需要輸入邊緣與接通邊緣之間的延遲對於上升轉變和下降轉變來說是相等的，從而導致良好的佔空比。有時候還需要中斷邊緣與接通邊緣之間的延遲對於上升轉變和下降轉變來說是相等的。因此，可靈活提供緩衝級數目，這是因為可在每個預驅動器輸出端處使用信號的反相版本，且每個預驅動器輸出端可互換地連接到下一輸出驅動器的PFET或NFET。對於上升轉變和下降轉變的接通邊緣與中斷邊緣之間基本上相等的延遲也可輔助降低佔空比失真。
對於輸出驅動器的BBM預驅動器來說，電壓電平移位也可為所需的。輸出驅動器通常驅動一I/O裝置。這些I/O裝置可以高於晶片的剩餘者(包括由BBM預驅動器驅動的輸出驅動器)的電壓的電壓進行操作。因此，可需要增加輸入到I/O裝置的電壓電平。電壓電平移位提供一種增加輸入到I/O裝置的電壓電平的方式。
三態能力對於輸出驅動器來說可為需要的。輸出驅動器電路可包括兩個電晶體，其在高(邏輯「1」)狀態或低(邏輯「0」)狀態呈現低阻抗。實質上，這些電晶體一直是接通的(即，導電狀態)或關斷的(即，非導電狀態)。輸入-輸出(I/O)設計規格通常需要輸出驅動器能與數據總線斷開。輸出驅動器斷開一段時間是有利的，這是因為若干I/O裝置可連結到相同輸出數據總線。
第三狀態有時用於停用連接到具有複數個輸出驅動器的數據總線的單個輸出驅動器。能存在於此第三狀態中的裝置可已知為「三態」裝置。非驅動輸出驅動器可被停用且置於高阻抗狀態，使得非驅動裝置將不幹擾驅動裝置的輸出。因為此第三狀態對於輸出驅動器來說可為需要的，所以具有併入有三態能力的預驅動器也是有利的。
需要BBM預驅動器裝置對於信號提供良好控制，從而降低佔空比失真。
進一步需要BBM預驅動器裝置併入電壓電平移位能力。電平移位將允許具有I/O裝置的預驅動器更協調地操作，所述I/O裝置可由輸出驅動器驅動，所述輸出驅動器接著由預驅動器驅動。
進一步需要BBM預驅動器裝置併入三態能力，從而允許在其相應I/O裝置連接到與其他I/O裝置相同的數據總線時，停用所述預驅動器。

發明內容
本揭示案提供一種三態先斷後通預驅動器以用於併入有電平移位能力的輸出驅動器。在本揭示案的一個方面中，提供一種電子電路。所述電路包括一驅動器，其經配置以將一電流源和一電流吸收器切換到一負載。所述電路還包括一預驅動器，其具有響應於輸入信號的第一和第二交叉耦合的反相器。所述第一反相器經配置以控制電流源到負載的切換，且所述第二反相器經配置以控制電流吸收器到負載的切換。第一與第二反相器之間的交叉耦合經配置以使得在第二反相器將電流吸收器切換到負載以響應於輸入信號中的轉變之前，第一反相器從負載移除電流源，且在第一反相器將電流源切換到負載以響應於輸入信號中的相反轉變之前，第二反相器從負載移除電流吸收器。
在本揭示案的另一方面，提供一種電子電路。所述電路包括一輸入反相器、兩個交叉耦合的反相器和兩個輸出緩衝器。所述輸入反相器經配置以接收一輸入信號。所述兩個交叉耦合反相器包括一第一和第二NFET以及一第一和第二PFET。所述交叉耦合的反相器的第一NFET經配置以接收輸入反相器的輸出，且交叉耦合的反相器的第二NFET經配置以接收輸入信號。所述第一和第二輸出緩衝器經配置以接收兩個交叉耦合的反相器的第一和第二輸出。交叉耦合的反相器的NFET大於交叉耦合的反相器的PFET。交叉耦合的反相器的PFET在大小上基本上相等。交叉耦合的反相器的NFET和PFET相對於彼此來確定大小，以使得在第一預驅動器輸出節點處的第一預驅動器輸出信號與第二預驅動器輸出節點處的第二預驅動器輸出信號之間建立一先斷後通延遲。
輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器中的每一者相對於彼此來確定大小，以使得輸入信號與預驅動器接通信號之間的分別在上升沿和下降沿上的第一和第二延遲基本上相等。輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器中的每一者相對於彼此進一步確定大小，以使得分別在上升沿和下降沿上的中斷信號與接通信號之間的第三和第四延遲基本上相等。
所述電路可包括三態能力，因為其可併入有經配置以停用第一和第二預驅動器輸出節點的輸出信號的三態裝置。這些三態裝置可為邏輯門，例如NAND門和NOR門。這些三態裝置還可為一NFET和一PFET。
在本揭示案的這個方面，包括一NFET和一PFET的輸出驅動器可耦合到預驅動器的輸出端，以使得一電容性負載被驅動。因此，輸出驅動器經配置以接收第一和第二預驅動器輸出信號。第一和第二輸出緩衝器也可經確定大小以足夠大來驅動電容性負載。
在本揭示案的這個方面，電路還可通過併入一耦合於交叉耦合的反相器的PFET之間的電壓供應來提供電平移位。
在本揭示案的另一方面，揭示一種先斷後通預驅動器設備。所述設備包括一反相器裝置以用於接收一輸入信號且使所述輸入信號反相。所述設備還可包括一交叉耦合的反相器裝置以提供一先斷後通延遲，其中所述交叉耦合的反相器裝置經配置以接收反相器裝置的輸出，且所述交叉耦合的反相器裝置經進一步配置以接收輸入信號。最終，所述設備包括一第一和第二輸出緩衝器裝置以用於接收交叉耦合的反相器裝置的第一和第二輸出。這些輸出緩衝器向預驅動器輸出節點提供信號。所述設備還包括第一和第二三態裝置以停用第一和第二預驅動器輸出節點的輸出信號。所述設備包括一電壓供應裝置以在預驅動器輸出節點處供應一比輸入信號的電壓高的電壓。
在本揭示案的又一方面，提供一種方法以用於建立一先斷後通延遲，其在上升沿和下降沿上具有基本上相等的行為。所述方法以一電路、兩個交叉耦合的反相器以及第一和第二輸出緩衝器來實踐，其中所述電路具有一經配置以接收一輸入信號的輸入反相器，所述交叉耦合的反相器包括一對NFET和一對PFET。
所述方法包括確定交叉耦合的反相器的NFET和PFET的大小，以使得NFET大於交叉耦合的反相器的PFET。所述方法進一步包括相對於彼此來確定輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器的大小，以使得輸入信號與預驅動器接通信號之間的分別在上升沿和下降沿上的第一和第二延遲基本上相等。所述方法仍進一步包括相對於彼此來確定輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器的大小，以使得在上升沿上的中斷信號與接通信號之間的振幅和延遲基本上等於在下降沿上的中斷信號與接通信號之間的振幅和時間延遲。最終，所述方法包括根據用於驅動電容性負載的規格來確定輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器的大小。
應了解，所屬領域的技術人員從以下『具體實施方式
』中將易見本揭示案的其它實施例，其中僅以說明方式來展示和描述本揭示案的示範性實施例。應意識到，本揭示案中所描述的原理可併入到其它和不同的實施例中，且在不脫離本揭示案的精神和範圍的情況下，其若干細節能在各種其它方面被修改。因此，圖式和『具體實施方式
』應認為在本質上是說明性的而並非限制性的。


在附圖中，以實例方式而並非限制方式來說明本揭示案的若干方面，其中圖1A是根據本揭示案的一個方面的單級預驅動器和電平移位器的電子電路圖；圖1B是由圖1A的電路產生的預驅動器輸出信號的波形圖；圖1C是用於一低邏輯輸入信號的接通和中斷輸出信號的電子路徑圖；圖1D是用於一高邏輯輸入信號的接通和中斷輸出信號的電子路徑圖；圖2是根據本揭示案的一個方面的三態預驅動器和電平移位器的電子電路圖；圖3是可由圖2的預驅動器和電平移位器驅動的CMOS輸出驅動器電路的電子電路圖；和圖4是根據本揭示案的又一方面的三態預驅動器和電平移位器的電子電路圖。
具體實施例方式
在以下『具體實施方式
』中，描述一種用於驅動一輸出驅動器的預驅動器。儘管本揭示案的方面和實施例可適於與一輸出驅動器結合使用，但所屬領域的技術人員將易於理解，即這些方面和實施例可同樣用於其他裝置(包括其他電路和設備)中。因此，在此『具體實施方式
』中對用於輸出驅動器的預驅動器的參考希望僅用於說明本揭示案的多個實施例，還應了解本文所描述的概念具有一較廣範圍的應用。
下文結合附圖陳述的『具體實施方式
』希望作為本揭示案的示範性實施例的描述，而不希望代表其中可實踐本揭示案的僅有實施例。貫穿此描述所使用的術語「示範性」意指「充當一實例、例子或說明」，且不必理解為比其它實施例優選或具有優勢。出於提供對本揭示案的徹底理解的目的，『具體實施方式
』包括特定細節。然而，所屬領域的技術人員將明了，即在不存在這些特定細節的情況下也可實踐本揭示案。在一些例子中，可以電子符號形式來展示眾所周知的結構和裝置，以避免混淆本揭示案的方面和實施例。
現參看圖1A，說明根據本揭示案的一個方面的用於輸出驅動器的預驅動器和電平移位器10的電子電路圖。電路內可包括一輸入反相器20、兩個交叉耦合的反相器30和輸出緩衝器60、70。輸出緩衝器60、70包括反相器62、64、73。電路10的每個反相器可包括一NFET和一PFET。
電路10中的每個PFET和NFET的柵極的大小輔助提供先斷後通行為，如下文更詳細地陳述。PFET和NFET的柵極的確切大小可取決於用於以下輸出驅動器電路的I/O規格，包括由輸出驅動器電路驅動的電容性負載。
預驅動器接受通過輸入信號15輸入的數據。預驅動器輸出節點40和輸出節點50可用於分別驅動下一輸出驅動器的PFET(未圖示)和NFET(未圖示)。當圖1A的預驅動器電路可用於預驅動一輸出驅動器時，預驅動器輸出節點40、50可分別連接到輸出驅動器的互補對PFET和NFET裝置。
如所屬技術中一般眾所周知的，輸出驅動器電路可在數字電路中使用以提供一種將輸出負載(即，數據總線)快速切換到低(邏輯「0」)或高(邏輯「1」)電平的裝置。當輸出驅動器電路以場效電晶體(FET)處理技術實施時，輸出驅動器可通常由一PFET上拉電晶體裝置和一NFET下拉電晶體裝置形成，所述電晶體串聯連接在具有正電位VCC的第一電源與具有地電位VSS的第二電源之間。所述上拉和下拉裝置的接通點可進一步結合到一輸出節點。此類輸出驅動器在所屬領域中是已知的。下文將結合圖3更詳細地描述已知的輸出驅動器電路的一實例。
仍參看圖1A，取決於數據輸入信號15的邏輯狀態，可關斷下一輸出驅動器電路的上拉或下拉電晶體裝置，且可接通另一者。
在操作中，一輸入信號15在兩個獨立數據路徑上行進。在第一路徑上，信號15行進穿過輸入反相器20。在第二路徑上，所述信號15直接行進到交叉耦合的反相器30的NFET 80。
作為電路10的輸出端40、50的簡明概述，當輸入信號15為高或邏輯一時，可在預驅動器輸出節點40處輸出一接通信號。可在輸出節點50處輸出相應的中斷信號。當輸入信號為邏輯零時，可在預驅動器輸出節點50處輸出接通信號，而可在預驅動器輸出節點40處輸出中斷信號。下文更詳細地陳述電路10的操作和其佔空比。
在更詳細的操作描述中，將首先假設一邏輯一輸入信號15，且接著一邏輯零輸入信號15。
現在，假設輸入信號15為邏輯一，輸入反相器20在其輸入端處接收此高邏輯信號15。輸入反相器20的輸出將為邏輯零，即輸入信號15的互補輸入。此互補輸入(邏輯零)可施加到NFET 85。NFET 85可為所屬領域中已知的一具有一柵極、源極和漏極的n溝道場效電晶體(NFET)，。還已知，NFET需要一施加到柵極和漏極的正電壓(相對於源極)，以使電流從漏極流到源極(有時被稱為正漏極電流)。此處，一邏輯零信號被施加到NFET 85的柵極，且因此沒有正電壓施加到柵極。因此，NFET 85可被關斷的，且電路為開路。
在第二數據路徑上，非反相邏輯一輸入信號15可施加到BFET 80的柵極。此邏輯一信號接通NFET 80，從而使電流從漏極流到源極。當NFET 80接通時，其將節點N1拉到零。如先前所揭示，電路10包括兩個交叉耦合的反相器30。第一交叉耦合的反相器可包含NFET 80和PFET 95。一旦節點N1到達零，PFET 95接通。此結果是由於PFET95的柵極通過節點N1而交叉耦合到NFET 80。第二交叉耦合的反相器可包含NFET 85和PFET 90，其可通過節點N2耦合。
在這個實施例中，節點N1和N2以比輸入信號15的電壓高的電壓進行操作。然而，應了解，電路10可在不存在此較高電壓下作為一BBM預驅動器來操作。可供應一較高電壓以向電路10提供電平移位能力。以此方式，電路在單個級中提供BBM行為和電平移位能力兩者。在此實施例中，一電壓供應VDDPX可被施加到PFET 90、95的源極。此電壓可高於輸入信號15的電壓，且不僅可被傳遞到PFET 90、95，而且可被傳遞到隨後的級。輸出緩衝級60、70也可經受此較高電壓。
供應到PFET 90、95的電壓可很大程度上取決於最終由輸出驅動器驅動的I/O裝置的規格，所述輸出驅動器又由預驅動器10驅動。I/O裝置一般以比晶片剩餘部分的電壓高的電壓來進行操作。因此，可能需要移位從預驅動器裝置輸出並輸入到I/O裝置的電壓電平。本揭示案的電路通過供應到PFET和隨後級的不同電壓來提供此能力。來自預驅動器10的後續級的此更高電壓可施加到輸出驅動器的輸入端。因此，輸出驅動器可以與堆應的I/O裝置相同的電壓電平來進行操作。
兩個交叉耦合的反相器30具有兩個輸出端，每個輸出端提供一獨立數據路徑。第一輸出路徑通向預驅動器輸出節點50，使用邏輯1輸入信號轉遞一中斷信號，且一第二輸出路徑通向預驅動器輸出節點40，轉遞一接通信號。在到達預驅動器輸出節點40、50之前，可由輸出緩衝器60、70接收交叉耦合的反相器輸出，所述輸出緩衝器60、70在將信號輸入到下一輸出驅動器電路之前緩衝接通和斷開信號。
輸出緩衝器60、70可由一個或一個以上反相器組成。輸出緩衝器60的反相器62接收在節點N2處輸出的高邏輯信號。因此，反相器62的輸出可為邏輯0。此低邏輯可輸入到反相器64，且以高邏輯電平輸出。輸出節點40接收此高邏輯信號。此高邏輯信號可發送到下一輸出驅動器電路的NFET(未圖示)。結果，下一輸出驅動器的NFET可被接通。
輸出緩衝器70的反相器73接收在節點N1處輸出的低邏輯信號，且將其反相為一高邏輯信號，因而向下一輸出驅動器電路的PFET(未圖示)提供一高邏輯信號。結果，下一輸出驅動器的PFET可被關斷。因此，在輸入信號15為邏輯高時，一接通信號提供到輸出節點40，同時一中斷信號提供到輸出節點50。
仍參看圖1A，假設輸入信號15在NFET 80的輸入端處變化為邏輯零，那麼接通與中斷信號將會反轉。此低邏輯信號將關斷NFET 80。在到輸入反相器20的替代數據路徑上，所輸入的低邏輯零信號將在輸出端上導致一高邏輯一信號。此高邏輯信號可輸入到NFET 85，從而接通NFET 85。
因為PFET 95在其導電狀態中，所以N2可處於高邏輯電平一。輸入信號15變化到邏輯零不立即影響節點N1，這是因為在節點N2的放電與節點N1的充電之間存在延遲。可通過改變NFET 80、85和PFET 90、95的大小來增加或減小此延遲。因為節點N2可受PFET 95和NFET 85兩者影響，所以NFET 85應大於PFET 95的大小以將節點N2拉到零。NFET 80還應大於PFET 90以將節點N1拉到零。反相器20、62、64、73的大小還輔助在BBM行為中提供基本上相等的佔空比，如下文更詳細地陳述。甚至在NFET85將節點N2拉到零之前，當在N2處的電壓下降到柵極臨界電壓時其開始接通PFET 90。一旦PFET 90為接通，節點N1可開始上拉到邏輯一且將PFET 90關斷。
輸出緩衝器60的反相器62接收在節點N2處輸出的低邏輯信號。因此，反相器62的輸出可為邏輯一。此高邏輯可輸入到反相器64，且以低邏輯電平輸出。輸出節點40接收此低邏輯信號。此低邏輯信號可發送到下一輸出驅動器電路的NFET(未圖示)。結果，下一輸出驅動器的NFET可被關斷。輸出緩衝器70的反相器73接收在節點N1處輸出的高邏輯信號且將其反相為低邏輯信號。此低邏輯信號施加到下一輸出驅動器的PFET(未圖示)，接通PFET，因而提供一接通信號。因此，在輸入信號15為邏輯低時，一中斷信號可提供到輸出節點40，而一接通信號可提供到輸出節點50。還應注意到，本揭示案提供可併入到預驅動器中的輸出緩衝級的數目的靈活性。可在輸出緩衝器60、70之後且在輸出端40、50之前使用額外緩衝級。在適當處，可使用輸出端40、50的反相版本，且下一輸出驅動器的PFET(未圖示)可互換地連接到輸出節點40，而下一輸出驅動器的NFET(未圖示)可連接到輸出節點50。為了補償反相，可在信號路徑中添加另一反相器，例如在預驅動器10的初始輸入端之前或在其處。
現參看圖1B，其展示作為時間函數的預驅動器輸出202的波形圖200。還說明作為時間函數的預驅動器輸入203。輸出202大致上跟隨輸入203。此波形202可由圖1A的BBM預驅動器和電平移位器輸出，且更具體地說，信號可在預驅動器輸出節點40、50處輸出。
本文所揭示的預驅動器可已知為BBM預驅動器，因為中斷信號經設計以在輸入信號203的上升沿和下降沿上先於接通信號。如所說明，在上升沿上，當在203處的輸入信號為邏輯一時，中斷信號210可在第一預驅動器輸出節點(圖1A，50)處輸出。當在203處的輸入信號為邏輯一時，接通信號220可在第二預驅動器輸出節點(圖1A，40)處輸出。輸入信號與接通信號220之間的延遲可由215處的間隔說明。同樣，在下降沿上，當輸入信號下降到低邏輯零時，接通信號230可在第一預驅動器節點(圖1A，50)處輸出，而中斷信號240可在第二輸出節點(圖1A，40)處輸出。輸入與接通信號240之間的延遲可由235處的間隔說明。
接通信號220、240建立可輸出到下一輸出驅動器的佔空比。當接通信號被發送到PFET時，下一輸出驅動器可為負載提供一電流吸收器。當接通信號被發送到NFET時，下一輸出驅動器可為負載提供一電流源。在預驅動器的每個輸出節點處的每一輸出應具有基本上相等的佔空比。
輸入與接通信號220、240之間的基本上相等的延遲215、235為預驅動器維持一良好的佔空比。可通過恰當地確定電路的反相器的大小來建立此基本上相等的延遲。BBM行為的振幅和時間延遲也可基本上相等，如在250、260處的斷面線所說明。換句話說，在250處的上升沿上的先斷後通行為應基本上等於在260處的下降沿上的先斷後通行為。
現參看圖1C，預驅動器的PFET和NFET的大小不僅取決於相關驅動器和I/O裝置的電壓規格，而且取決於由下一輸出驅動器電路驅動的電容性負載。圖1C中說明的是中斷路徑510和接通路徑535的圖。一旦已知輸出端540、550處的電容性負載，就可確定NFET 580、585、PFET 590、595和反相器520、562、564、573的大小。最終由在預驅動器輸出節點550處的輸出信號驅動的負載可通常為最終由540處的信號驅動的負載的兩倍。由反相器520、562、564、573以及交叉耦合的反相器530的元件所建立的延遲可由RC電路模擬。電阻(R)等於「接通」狀態中的電晶體的電阻，且電容(C)等於在輸出端處的電容性負載。延遲與RC時間常數(τ＝RC)成比例。較大的R意味著較長的延遲，而較大的C也意味著較長的延遲。
在所說明的實施例中，輸入反相器20包括一寬度/長度(W/L)比為0.8/.13的PFET和一W/L比為.4/.13的NFET。輸出緩衝器60的反相器62包括一W/L比為3/.3的PFET和一W/L比為1/.3的NFET。輸出緩衝器60的反相器64包括一W/L比為12/.3的PFET和一W/L比為4/.3的NFET。輸出緩衝器70的反相器73包括一W/L比為3/.3的PFET和一W/L比為1/.3的NFET。
在交叉耦合的反相器30內，NFET 80的W/L比為3/.3，而NFET 85的W/L比為5/.3。PFET 90W/L比為1.4/.3，且PFET 95的W/L比為1.4/.3。上述大小以微米單位給出且參考相應PFET和NFET的柵極的W/L比。
在此確定大小的實例中，PFET 590、595具有相同的大小，因而在輸入信號與接通信號之間建立基本上相等的延遲，且同時還建立基本上相等的先斷後通行為。然而應了解，PFET 590、595的大小可相對於輸入反相器520、兩個交叉耦合的反相器530和反相器562、564、573的大小而變化。
此圖說明當NFET 580關斷時的數據路徑。當NFET 580為關斷的時，輸入數據信號515可提供到路徑503、505。因為NFET 580為關斷的，所以其可為非導電的且可不越過路徑505為輸入信號515提供輸出路徑。然而，因為NFET 585為接通的，所以信號可提供到輸出路徑510、535。對於路徑510來說，中斷信號可提供到輸出端540。對於路徑535來說，接通信號可提供到輸出端550。歸因於交叉耦合的反相器530，BBM延遲發生在節點N3與N4之間。
在每個輸出端540、550處的信號可用於驅動下一輸出驅動器。如果單個預驅動器輸出信號用於驅動所述輸出端，那麼可發生「縱橫電流」問題。縱橫電流可能是由輸出驅動器的上拉驅動器和輸出驅動器的下拉驅動器兩者被同時接通引起的短路電流。發生此問題是因為當預驅動器經有利地確定大小以儘可能快地接通上拉或下拉驅動器時，可能存在一其中由於預驅動器不能將相對的驅動器切換到關斷狀態而使相對的驅動器仍為接通的時間段。所產生的縱橫電流可實際上類似於從電源通過同時「接通」的輸出電晶體到地面的短路。此類縱橫電流的一些不利影響降低了功率效率，包括由於有源裝置增加了功率消耗的原因。BBM延遲可輔助降低或消除縱橫電流。
在此實例中，由於輸入信號和所得接通電晶體的狀態，BBM延遲可歸因於交叉耦合的反相器530的接通PFET 590。此處，PFET 590的大小確定在節點N3與N4之間所形成的延遲。PFET 590的大小應確定成使得信號在路徑535上從節點N3到輸出節點550的傳播延遲可大概與在路徑510上從節點N4到輸出節點540的傳播延遲相同。當PFET590的大小被減小時，沿路徑535的延遲可增加到輸出端550。因為一個信號沿路徑535通過反相器573行進到輸出端550，所以應使得反相器573足夠大來驅動在輸出端550處的負載。第二信號提供路徑510，其通過反相器562、564行進到輸出端540。因此，反相器562、564應足夠大來驅動在輸出端540處的負載。
現參看圖1D，其所說明的是在NFET 680接通時的接通路徑610、630和中斷路徑600、620的圖。當節點N1下降到零，其觸發中斷路徑620。在許多情況下，需要在預驅動器輸出信號的上升與下降沿之間發生延遲。因此，延遲可歸因於PFET 690和反相器673，所述延遲與反相器662、664之間的延遲相同。反相器662、664、673的大小可形成此延遲。在此情況下可在PFET 690與695之間存在不同大小。
在輸出信號的上升與下降沿之間建立基本上相同的延遲的另一種方法在於主要確定反相器620、662、664、673的大小。
現參看圖2，說明BBM預驅動器和電平移位器100的另一實施例。此實施例併入圖1A的所有特徵，而且包括三態能力。這些元件為一輸入信號115、一輸入反相器120、兩個交叉耦合的反相器130和輸出緩衝器160、170。所述兩個交叉耦合的反相器包括NFET 180、190和PFET 185、195。輸出緩衝器160、170包括反相器162、164、173。三態能力可基本上由NAND門192和NOR門197提供。在此實施例中，輸出節點140接收NAND門192的輸出。此NAND門輸出將接著耦合到下一輸出驅動器的PFET。輸出節點150接收NOR門197的輸出，其耦合到下一輸出驅動器的NFET。
可通過分別在NAND門192和NOR門197的輸入端193、198處的啟用信號將三態能力提供給電路100。這些啟用信號將用於迫使門192、197的輸出具有一狀態，以使得下一輸出驅動器的兩個電晶體都可被關斷，而不管NAND門192的輸入191和NOR門197的輸入196。因此，可停用到達下一輸出驅動器電路的PFET(未圖示)和NFET(未圖示)的驅動信號兩者，且這些輸出節點140、150將保持在高阻抗狀態。
現參看圖3，說明CMOS驅動器電路300的電子電路圖，所述CMOS驅動器電路300可與圖2的預驅動器和電平移位器一起使用。如果與圖2的電路一起使用，那麼輸入端310可連接到第一預驅動器輸出節點且輸入端320可連接到第二預驅動器輸出節點。PFET 340和互補性NFET驅動可存取節點350。當在輸入節點320處接收到接通信號時，輸出驅動器300通過可存取節點350使電容性負載放電。當在輸入節點310處接收到接通信號時，輸出驅動器300通過可存取節點350使電容性負載充電。
驅動器電路300可位於相同的半導體晶片上且非常靠近本文所揭示的任何預驅動器實施例。可存取節點350可為到晶片的I/O連接，諸如有線結合連接或連接板。雖然單個輸出驅動器電路在圖3中展示，但應了解，諸如輸出驅動器的I/O裝置可連接到包括若干獨立輸出驅動器的數據總線。
現參看圖4，說明具有三態能力的BBM預驅動器和電平移位器400的又一實施例。在此實施例中，NFET 493、498和PFET 492、497可用於代替圖2的NAND門/NOR門實施例提供三態能力。在規則操作(en＝1)期間，NFET 492、492為非活動的，而PFET493、498為活動的。三態預驅動器和電平移位器400包括一輸入反相器420、交叉耦合的反相器430和輸出緩衝器460、470。
在操作中，在第一路徑上，輸入信號415經引導通過輸入反相器420，而第二路徑導向交叉耦合的反相器430的NFET 480。類似於前述實施例，通過其而提供接通和中斷信號的路逕取決於到預驅動器和電平移位器的輸入信號415。當輸入信號415為高邏輯一時，中斷信號在預驅動器輸出節點450處輸出，且接通信號在預驅動器輸出節點440處輸出。當輸入信號為邏輯零時，接通信號在預驅動器輸出節點440處輸出，且中斷信號在預驅動器輸出節點450處輸出。
在操作中，電路400類似於圖1A和圖2的電路進行操作。現在，假設輸入信號415為邏輯一，輸入反相器420在其輸入端處接收此高邏輯信號415。輸入反相器420的輸出將為邏輯零，即輸入信號415的互補輸入。此互補輸入(邏輯零)可施加到NFET 485。因此，NFET 485可為關斷的且電路為開路。
在第二數據路徑上，非反相邏輯一輸入信號415可施加到BFET 480的柵極。此邏輯一信號接通NFET 480，從而使電流從漏極流到源極。當NFET 480為接通時，其將節點N5拉到零。由於NFET 492為非活動的(en＝1)，因而包含到節點450的輸出緩衝器的反相器470接收在節點N5處輸出的低邏輯信號，且將其反相為一高邏輯信號。在節點450處的高邏輯輸出將通向下一輸出驅動器的PFET，從而關斷此PFET。
就前述實施例來說，電路400包括兩個交叉耦合的反相器430。第一交叉耦合的反相器可包含NFET 480和PFET 495。一旦節點N5變為零，PFET 495就接通。此結果歸因於PFET 495的柵極通過節點N5而交叉耦合到NFET 480。第二交叉耦合的反相器可包含可通過節點N6而耦合的NFET 485和PFET 490。
兩個交叉耦合的反相器430一起具有兩個輸出端，每個輸出端提供一獨立數據路徑。在到達預驅動器輸出節點440、450之前，交叉耦合的反相器輸出可由輸出緩衝器460、470接收，所述輸出緩衝器在將這些信號輸入下一輸出驅動器電路之前緩衝接通和斷開信號。
NFET 485被關斷，這導致到節點N6的高邏輯信號。此輸出可施加到反相器462，因為NFET 497在規則操作期間是非活動的。反相器462因此輸出一低邏輯信號，所述低邏輯信號施加到反相器464。反相器464接著輸出一高邏輯信號。此高邏輯信號施加到輸出節點440。此後，高邏輯信號施加到下一輸出驅動器電路的NFET(未圖示)。結果，下一輸出驅動器的NFET將被接通。
因此，在輸入信號415為邏輯高時，一接通信號提供到輸出節點440，而一中斷信號提供到輸出節點550。
仍參看圖4，假設輸入信號415在NFET 480的輸入端上變化為邏輯零，那麼接通與中斷信號將會反轉。此低邏輯信號將關斷NFET 480。在到輸入反相器420的替代數據路徑上，所輸入的低邏輯零信號將導致輸出端上的高邏輯一信號。此高邏輯信號可輸入到NFET 485，從而接通NFET 485。
因為PFET 495在其導電狀態，N6可最初為高邏輯電平一。輸入信號415變到邏輯零不立即影響節點N5，這歸因於節點N6的放電與節點N5的充電之間存在延遲。可通過改變NFET 480、485和PFET 490、495的大小來增加或減小此延遲。因為節點N6可受PFET 495和NFET 485兩者影響，所以NFET 485應大於PFET 495的大小以將節點N6拉到零。NFET 480還應大於PFET 490以將節點N5拉到零。反相器420、462、464、470的大小還輔助在BBM行為中提供基本上相等的佔空比。甚至在NFET 485將節點N6拉到零之前，當在N6處的電壓下降到柵極臨界電壓時其開始接通PFET 490。一旦PFET 490被接通，節點N5就可開始上拉到邏輯一且關斷PFFT 490。
輸出緩衝器460的反相器462接收在節點N6處輸出的低邏輯信號。因此，反相器462的輸出可為邏輯一。此高邏輯可輸入到反相器464，且以低邏輯電平輸出。輸出節點450接收此低邏輯信號。此低邏輯信號可發送到下一輸出驅動器電路的PFET(未圖示)。結果，下一輸出驅動器的PFET可被接通。
反相器470接收在節點N5處輸出的高邏輯信號且將其反相為低邏輯信號。因此，在輸入信號415為邏輯低時，一接通信號可提供到輸出節點450，而一中斷信號可提供到輸出節點440。
在三態操作中，啟用信號施加到PFET 493、498和NFET 492、497的柵極。當為邏輯一的啟用信號施加到NFET 492時，反相器470的輸出將一直為零，從而導致到節點450的輸出為一，停用下一輸出驅動器的PFET。當一啟用信號提供到NFET 497，其會將高邏輯一輸出到反相器462。反相器462的輸出將為低邏輯一。因為反相器464接收此輸出，反相器464會將邏輯零輸出到節點440。此輸出將停用下一輸出驅動器的NFET。
此外，因為假設一高邏輯信號施加到其柵極，那麼PFET 493、498將被停用，所以電壓供應VDDPX將不被施加到輸出端440、450。因此，到下一輸出驅動器電路的PFET(未圖示)和NFET(未圖示)的驅動信號可置於高阻抗狀態。
提供所揭示的實施例的先前描述以使得所屬領域的技術人員能夠製作或使用本揭示案。所屬領域的技術人員將易見對這些實施例的各種修改。本文所陳述的原理在不脫離本揭示案的精神或範圍的情況下可應用於其他實施例。因此，本揭示案不希望限於本文所展示的實施例，而是符合與本文所揭示的原理和新穎特徵一致的最廣範圍。
權利要求
1.一種驅動器電路，其包含一驅動器，其經配置以將一電流源和一電流吸收器切換到一負載；和一預驅動器，其具有響應於一輸入信號的第一和第二交叉耦合的反相器，所述第一反相器經配置以控制所述電流源到所述負載的切換，且所述第二反相器經配置以控制所述電流吸收器到所述負載的切換，其中所述第一與第二反相器之間的所述交叉耦合經配置以使得在所述第二反相器響應於所述輸入信號中的一轉變將所述電流吸收器切換到所述負載之前，所述第一反相器從所述負載移除所述電流源，且在所述第一反相器響應於所述輸入信號中的一相反轉變將所述電流源切換到所述負載之前，所述第二反相器從所述負載移除所述電流吸收器。
2.根據權利要求1所述的驅動器電路，其中所述反相器中的每一者包含一對串聯連接的電晶體。
3.根據權利要求2所述的驅動器電路，其中所述電晶體中的每一者包含一場效電晶體(FET)。
4.根據權利要求1所述的驅動器電路，其中所述反相器中的每一者包含一具有一漏極的P溝道FET(PFET)和一具有一連接到所述PFET的所述漏極的漏極的n溝道FET(NFET)。
5.根據權利要求4所述的驅動器電路，其中對於所述反相器中的每一者來說，所述NFET包含一響應於所述輸入信號的柵極，且所述PFET包含一耦合到另一反相器中的所述PFET的所述漏極的柵極。
6.根據權利要求5所述的驅動器電路，其中對於所述反相器中的每一者來說，所述NFET大於所述PFET。
7.根據權利要求5所述的驅動器電路，其中所述第一反相器中的所述NFET的大小與所述第二反相器中的所述NFET的大小相等，且其中所述第一反相器中的所述PFET的大小與所述第二反相器中的所述PFET的大小基本上相等。
8.根據權利要求1所述的驅動器電路，其進一步包含一耦合到所述反相器的電壓源，所述電壓源響應於輸入信號在每個反相器的一輸出端處提供電平移位。
9.根據權利要求1所述的驅動器電路，其中所述反相器經進一步配置以同時從所述負載移除所述電流源和所述電流吸收器兩者，以允許所述驅動器的三態操作。
10.一種驅動器電路，其包含一輸入反相器，其經配置以接收一輸入信號；兩個交叉耦合的反相器，其包括一第一和第二NFET以及一第一和第二PFET，其中所述第一NFET經配置以接收所述輸入反相器的所述輸出，且其中所述第二NFET經配置以接收所述輸入信號；第一和第二輸出緩衝器，其經配置以接收所述兩個交叉耦合的反相器的第一和第二輸出；和其中所述交叉耦合的反相器的所述NFET大於所述交叉耦合的反相器的所述PFET，所述NFET和PFET相對於彼此來確定大小，以便在一第一預驅動器輸出節點處的一第一預驅動器輸出信號與一第二預驅動器輸出節點處的一第二預驅動器輸出信號之間建立一先斷後通延遲。
11.根據權利要求10所述的驅動器電路，其中所述輸入反相器、所述交叉耦合的反相器以及所述第一和第二輸出緩衝器中的每一者相對於彼此來確定大小，以使得所述輸入信號與預驅動器接通信號之間的第一和第二延遲分別在一上升和下降沿上基本上相等；和其中所述輸入反相器、所述交叉耦合的反相器以及所述第一和第二輸出緩衝器中的每一者進一步相對於彼此來確定大小，以使得一中斷信號與接通信號之間的第三和第四延遲分別在一上升沿上和在一下降沿上基本上相等。
12.根據權利要求10所述的驅動器電路，其中所述交叉耦合的反相器的所述PFET在大小上基本上相等。
13.根據權利要求10所述的驅動器電路，其進一步包含第一和第二三態裝置，其經配置以停用所述第一和第二預驅動器輸出節點的所述輸出信號。
14.根據權利要求13所述的驅動器電路，其中每個三態裝置是一邏輯門，且其中每個邏輯門包括一經配置以接收一預驅動器輸出信號的第一輸入端，每個邏輯門經進一步配置以接收一停用信號。
15.根據權利要求14所述的驅動器電路，其中所述第一三態裝置是一NAND門且所述第二三態裝置是一NOR門。
16.根據權利要求13所述的驅動器電路，其中所述第一三態裝置是一NFET且所述第二三態裝置是一PFET。
17.根據權利要求10所述的驅動器電路，其進一步包含一輸出驅動器裝置，其經配置以接收所述第一和第二預驅動器輸出信號，所述輸出驅動器裝置經進一步配置以驅動一電容性負載。
18.根據權利要求17所述的驅動器電路，其中所述輸入反相器、所述交叉耦合的反相器以及所述第一和第二輸出緩衝器中的每一者經進一步確定大小以足夠大來驅動所述電容性負載。
19.根據權利要求17所述的驅動器電路，其中所述輸出驅動器裝置包括一NFET裝置和一PFET裝置。
20.根據權利要求10所述的驅動器電路，其中所述輸入信號具有一輸入電壓，且所述預驅動器進一步包含一電壓供應，其經配置以在所述預驅動器輸出節點處供應一比所述輸入電壓高的電壓。
21.根據權利要求20所述的驅動器電路，其中所述電壓供應耦合在所述交叉耦合的反相器的所述第一與第二PFET之間。
22.根據權利要求1所述的驅動器電路，其中所述輸出緩衝器包括一個或一個以上反相器。
23.一種先斷後通預驅動器，其包含反相器裝置，其用於接收一輸入信號且使所述輸入信號反相；交叉耦合的反相器裝置，其用以提供一先斷後通延遲，其中所述交叉耦合的反相器裝置經配置以接收所述反相器裝置的輸出，且所述交叉耦合的反相器裝置經進一步配置以接收所述輸入信號；和第一和第二輸出緩衝器裝置，其用以接收所述交叉耦合的反相器裝置的第一和第二輸出。
24.根據權利要求22所述的預驅動器，其進一步包含第一和第二三態裝置，其用以停用所述第一和第二預驅動器輸出節點的所述輸出信號。
25.根據權利要求22所述的預驅動器，其進一步包含電壓供應裝置，其用以在預驅動器輸出節點處供應一比所述輸入信號的一電壓高的電壓。
26.一種確定大小的方法，所述方法用於在一具有一輸入反相器、兩個交叉耦合的反相器以及第一和第二輸出緩衝器的電路中建立一在上升和下降沿上具有基本上相等行為的先斷後通延遲，其中所述輸入反相器經配置以接收一輸入信號，所述交叉耦合的反相器包括一對NFET和一對PFET，所述方法包含確定所述交叉耦合的反相器的所述NFET和PFET的大小，以使得所述NFET大於所述交叉耦合的反相器的所述PFET，使所述輸入反相器、所述交叉耦合的反相器以及所述第一和第二輸出緩衝器相對於彼此來確定大小，以使得一輸入信號與預驅動器接通信號之間的第一和第二延遲分別在一上升和下降沿上基本上相等；和使所述輸入反相器、所述交叉耦合的反相器以及所述第一和第二輸出緩衝器相對於彼此來確定大小，以使得一中斷信號與接通信號之間的一第三和第四延遲分別在一上升沿和下降沿上基本上相等。
27.根據權利要求16所述的方法，其進一步包含根據用於驅動一電容性負載的規格來確定所述輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器的大小。
全文摘要
本發明提供一種先斷後通預驅動器，其用於在啟用NFET之前停用輸出驅動器的PFET，且反之亦然。所述預驅動器包括輸入反相器、兩個交叉耦合的反相器和若干輸出緩衝器。預驅動器通過在預驅動器的交叉耦合的反相器中將NFET的大小確定為大於PFET來提供增強的先斷後通行為。輸入反相器、交叉耦合的反相器以及第一和第二輸出緩衝器相對於彼此來確定大小，以便在上升沿和下降沿兩者上提供基本上相等的先斷後通行為。預驅動器還通過交叉耦合的反相器的PFET處的不同電壓供應包括電平移位能力。預驅動器還包括用於連接到輸出驅動器的兩個輸入端的兩個數據輸出節點。預驅動器通過停用來自預驅動器輸出節點的信號而提供三態行為。
文檔編號H03K19/00GK1957531SQ200580016639
公開日2007年5月2日 申請日期2005年4月12日 優先權日2004年4月14日
發明者瓦伊什納芙·斯裡尼瓦斯, 韋維卡·莫漢 申請人:高通股份有限公司