梯形多晶矽插塞及其製造方法
2023-04-25 16:39:01 3
專利名稱：梯形多晶矽插塞及其製造方法
技術領域：
本發明涉及一種在半導體器件中製造梯形(TAPERED)接觸窗和插塞的方法及其製造的插塞。
半導體器件是在矽基底上形成高濃度P型(P+型)及高濃度N型(N+型)摻雜區，並利用這些P+型及N+型摻雜區作為器件的基本要素，將其以特定結構連接成所要的電路。此電路穿過測試用的接觸墊及穿過鍵結到一包裝的晶片，可以和外界連接。因此，為了形成一半導體電路，至少必須對一層導電材料，例如金屬或者高摻雜濃度的多晶矽進行沉積及構圖的步驟，以在晶片的不同區域間形成接觸或內連線。例如，在典型的半導體製造過程中，首先在晶片上覆蓋一絕緣層，接著在絕緣層上構圖並蝕刻，形成接觸窗(開口)，然後沉積導電材料，並用以限定形成接觸插塞及內連線的接點。
通常，與矽或者金屬矽化物的接觸(CONTACT)是在一絕緣層或稱一介電層內，利用光刻及幹蝕刻的技術形成的。其中，幹蝕刻是各向異性的蝕刻，使得製造的接觸窗能具有較大的高寬尺寸比(ASPECT RATIO)以及相當垂直的側壁。而接觸窗開口，則通常以導電材料，例如金屬或高摻雜濃度的多晶矽填入，形成與第一階金屬(FIRST LEVEL METAL)的垂直連接。用作接觸插塞的多晶矽如果用於接觸N型摻雜區則必須是N型；如果用於接觸P型摻雜區則必須是P型，藉此避免交互擴散(INTER-DIFFUSION)以及雜質補償(DOPANT COMPE SATION)效應。多晶矽膜可以同時在沉積過程中摻雜，即同環境摻雜(IN-SITU DOPING)。即當在600℃下以矽乙烷進行低壓加熱分解工藝過程以沉積多晶矽膜時，同時在氣體混合物中加入砷、磷或硼乙烷。
多晶矽膜也可以在沉積過程後以離子植入過程或以擴散過程進行摻雜。多晶矽最常應用在金屬氧化物半導體集成電路(MOS IC)中。例如高摻雜濃度的多晶矽沉積膜通常用做柵極(GATE)電極及MOS電路中的內連線。並由於其對次級高溫過程具有極高的相容性，其理想的熱氧化物界面性質，其比鋁柵極材料相對更好的穩定性，其在沉積陡直形狀(STEEP TOPOGRAPHY)時的一致性(CONFORMIBILITY)，及其在覆蓋金屬上形成矽化物結構的能力，均使多晶矽膜具有廣泛的用途。
當多晶矽用做接觸插塞時，通常都形成在介電層中，用以分隔其他插塞內連線及電路。為了形成接觸插塞，接觸窗(開口)必須利用選擇性蝕刻(即暴露部分下一層的電路或內連線)形成在介電層內，在多晶矽沉積到接觸窗後，用以連接次一層內連線與上一層內連線，並在隨後沉積在中間介電層上端。形成接觸窗的蝕刻過程可以是溼式蝕刻或者乾式蝕刻。溼式蝕刻過程是藉由將晶片沉浸在一種適當的蝕刻溶液中或藉由將該溶液噴灑在晶片上。當溼式蝕刻時，蝕刻操作本質上是各向同性的，所以該材料兼具有水平方向及垂直方向蝕刻。並且，溼式蝕刻中的水平蝕刻常會在掩模下產生大部分製造過程中不想要的底切(UNDERCUTTING)。相反，幹蝕刻過程則是各向異性的，所以可以在接觸窗內產生垂直的側壁，即該開口的頂端和底端是差不多等寬的。由於乾式蝕刻不會產生底切(UNDERCUTTING)以及乾式蝕刻不會浪費額外的水平面積用以做為接觸窗，現代次微米器件大都使用乾式蝕刻技術。乾式蝕刻另外還提供了減少化學危險、減少工藝步驟、步驟容易自動化完成、以及工具群集(TOOLCLUSTERING)的好處。目前最常使用的乾式蝕刻技術有等離子蝕刻技術(PLASMA ETCHING TECHNIQUE)以及反應離子蝕刻技術(REACTIVE ION ETCHING TECHNIQUE)。
雖然乾式蝕刻技術在尺寸控制問題上獲得重大的改進，也因此在VLSI及ULSI的製造方法中廣為使用，但它同時也具有一些缺點。其中一點就是有關於其蝕刻過程的各向異性，基本上垂直的側壁是在乾式蝕刻過程中形成於接觸窗內的，但接觸窗內垂直的側壁卻加深了下一步驟(為了更上一層的內連線層)的困難程度。這個問題在所需元件尺寸越小且所需高寬尺寸比(ASPECT RATIO)越高的情況下就越嚴重。例如，在導電材料的內連線層要以傳統沉積方法沉積時，導電材料的微粒並不能和接觸窗的形狀一致，尤其是在有陡直的或者是尖銳的邊角的位置。因此，就可能會出現比所需的導電材料薄，或者無效的接觸插塞。
因此，有人試圖以不同的方法去解決如何填滿接觸窗這個問題。例如，美國專利第4,698,128號就揭露了一種改進的乾式蝕刻過程，其可以製造一梯形的接觸窗傾斜側壁。然而，這種過程需要一費時的乾式蝕刻循環，並且不太合適用於在厚介電層內蝕刻介質層孔洞。另外，美國專利第4,902,377號則試圖將乾式蝕刻和溼式蝕刻的過程分開。在這種方法裡，介質層孔洞的上端先用溼式蝕刻各向同性地底切掩模層，以形成傾斜的側壁。然後，介質層孔洞的底端再以乾式蝕刻形成，該乾式蝕刻包括各向同性的掩模腐蝕步驟以及各向異性的介電層蝕刻步驟中的一些替換步驟。然而這個製造過程很難實行，因為其需要一些既增加勞力，且浪費時間的處理步驟。
為此，本發明的目的在於提供一種形成梯形接觸窗，或者一種梯形插塞，其藉由使用側間隙壁作為介電層各向異性蝕刻的掩模，並可以形成梯形的接觸窗以及梯形的接觸插塞。
因此，本發明的主要目的在於提供一種形成梯形多晶矽插塞的方法，其可以避免傳統插塞形成技術的缺點。
本發明的另一目的在於提供一種形成梯形多晶矽插塞的方法，其僅需要使用乾式蝕刻技術以形成接觸窗。
本發明的又一目的在於提供一種形成梯形多晶矽插塞的方法，其先在接觸窗內形成最少兩個多晶矽側間隙壁，並且各向異性地蝕刻介電層，這樣可以形成具有一傾斜開口的接觸窗。
本發明的又一目的在於提供一種形成梯形多晶矽插塞的方法，其藉著重覆地沉積，以及重覆地各向異性蝕刻掉多晶矽層以形成多晶矽側間隙壁，並以其作為接著要沉積的多晶矽插塞的一部分。
本發明的又一目的在於提供一種形成梯形多晶矽插塞的方法，其藉由先沉積和形成多晶矽側間隙壁，再使用該間隙壁作為掩摸，用以各向異性地蝕刻掉介電材料，以形成插塞。
本發明的又一目的在於提供一種梯形多晶矽插塞，其主要具有一插塞主體以及至少一個環繞在插塞主體旁邊或接近插塞的頂端的側間隙壁。
本發明的再一目的在於提供一種梯形多晶矽插塞，其形成於介電層，並包括一插塞主體，至少兩個環繞在插塞主體且臨接插塞的頂端的多晶矽側間隙壁，在該處，插塞以多晶矽材料摻雜形成。
根據本發明的一個優選實施例，提出一種形成梯形接觸窗的方法，其包括以下步驟首先，提供一具有一介電層及其上端覆蓋有第一多晶矽層的半導體基底；其次，在第一多晶矽層蝕刻一接觸窗，使介電層暴露，並形成第一多晶矽側間隙壁；再其次，利用第一多晶矽側間隙壁作為掩摸，在不暴露基底的原則下蝕刻介電層至一深度；再其次，在接觸窗內沉積第二多晶矽層，蝕刻第二多晶矽層使介電層暴露，並形成第二多晶矽側間隙壁，然後，利用第二多晶矽側間隙壁為掩摸，蝕刻並暴露介電層至基底。
根據本發明的另一優選實施例，提出一種形成梯形插塞的方法，首先，提供一半導體基底，在基底上形成一氧化層，在氧化層上沉積第一多晶矽層，再沉積第一光致抗蝕劑層(photoresist layer)並對該層構圖，其次，在第一多晶矽層內各向異性地蝕刻一接觸窗，使接觸窗底端的氧化層的第一區域暴露，並且使第一多晶矽側間隙壁覆蓋接觸窗的側壁，另外，以第一多晶矽側間隙壁為掩模，將接觸窗底端、暴露的第一區域的氧化層各向異性地蝕刻一不超過氧化層厚度的深度。接著，在接觸窗上沉積第二多晶矽層，在第二多晶矽層上沉積第二光致抗蝕劑層，並限定該光致抗蝕劑層的圖案以及蝕刻第二多晶矽層以使接觸窗底端的氧化層的第二區域暴露，並且使第二多晶矽側間隙壁覆蓋接觸窗的側壁。在這裡，氧化層暴露的第二區域面積要比第一區域面積小。各向異性地蝕刻該暴露的氧化層的第二區域，並以第二多晶矽側間隙壁為掩模，使下層的半導體基底暴露在外，這樣可以在接觸窗內沉積多晶矽。
本發明還提供一種在介電層內形成的梯形的接觸插塞，其包括一插塞主體，至少一個多晶矽側間隙壁，其環繞在插塞主體，位於或接近該主體的頂端。
為使本發明的上述和其他目的、特徵和優點能更明顯易懂，下面特舉一優選實施例，並配合附圖做詳細說明。附圖中
圖1為本發明的器件的一放大剖面圖，其在矽基底的頂端形成一氧化層，一多晶矽層，以及一經構圖的光致抗蝕劑層；圖2為本發明的器件的一放大剖面圖，其在矽基底的頂端形成一氧化層及一經構圖的多晶矽層；圖3為本發明的器件的一放大剖面圖，其在矽基底以及接觸窗的頂端形成一氧化層及一多晶矽層；圖4為本發明的器件的一放大剖面圖，其在接觸窗內沉積第二多晶矽層；圖5為本發明的器件的一放大剖面圖，其各向異性地蝕刻第二多晶矽層以使得氧化物表面暴露；圖6為本發明的器件的一放大剖面圖，其各向異性地蝕刻氧化層；圖7為本發明的器件的一放大剖面圖，其在接觸窗內沉積第三晶矽層；圖8為本發明的器件的一放大剖面圖，其各向異性地蝕刻第三多晶矽層以形成第二多晶矽側間隙壁；圖9為本發明的器件的一放大剖面圖，其各向異性地蝕刻氧化層以暴露矽基底；圖10為本發明的器件的一放大剖面圖，其在接觸窗內沉積多晶矽；圖11為本發明的器件的一放大剖面圖，其在接觸窗內形成多晶矽插塞。
請參照圖1，其繪示一半導體器件10的放大剖面圖。器件10形成在一矽基底12上，而其上則形成一厚氧化層14，又稱介電層。其中氧化層14可以用一種硼磷矽玻璃(BPSG)材料或任何合適的材料沉積，而氧化層14的厚度約在3000埃到12000埃之間。
在氧化層14的上端，接著形成一第一多晶矽層16，用以在後續步驟中作為蝕刻氧化層14的掩模。理想的多晶矽層16的厚度是2000埃到3000埃之間。在多晶矽層16上端沉積並限定光致抗蝕劑層18的圖案，然後利用各向異性的乾式蝕刻技術在多晶矽層16上端形成接觸窗22。其中，多晶矽層16的各向異性回蝕過程(ETCH BACK PROCESS)可以在蝕刻條件200～500mTorr時，利用蝕刻氣體(ETCHANT GAS)Cl2/HBr。如圖2所示。該各向異性的蝕刻過程在本發明中佔著重要的地位，因為其在接觸窗22提供一垂直的側壁26，並且這個各向異性蝕刻過程不會在光致抗蝕劑掩模18的下端造成任何底切，也不會製造任何水平方向的蝕刻而浪費晶片的面積。
本發明的下一個步驟，如圖3所示，利用多晶矽層16作為掩模，對氧化層14進行各向異性蝕刻。這個蝕刻過程是利用時間模式，即以一適當的時間來控制蝕刻深度至氧化層約1500埃。當該蝕刻過程是用離子反應結構時，可以用蝕刻氣體CF3H/CH4，在0～25℃下維持約半分鐘。要注意的是，這個時間模式的蝕刻操作是很重要的，因為其可以提供一確切的蝕刻深度。由於要產生一接觸洞至少會有兩種以上各向異性蝕刻過程，氧化層在每一次蝕刻中要移去的厚度都必須小心地加以控制。
在接觸窗22中的第一氧化層被蝕刻掉之後，均勻地將第二多晶矽層沉積在元件10的上端，其也包括接觸窗22的部分。根據多晶矽在沉積時對陡直形狀的高度一致性，可以在元件10上均勻地沉積一厚約1000埃～2000埃的多晶矽。請參考圖4。然後在多晶矽層28上進行光掩模過程以及進行另一次各向異性回蝕過程，把底層32蝕刻掉，只留下側間隙壁34覆蓋氧化層側壁26，如圖5所示。這裡要注意的是，新沉積的第二多晶矽層28及第一多晶矽層16現在在圖中表示成一單獨的多晶矽層28。在接觸窗22底端的第一氧化區域38在這個多晶矽層28被各向異性回蝕的過程後將會暴露在外。
接下來，請參考圖6，在氧化層14上進行另一次蝕刻。在這個過程中，多晶矽側間隙壁34被用作掩模以形成一接觸洞，其具有較氧化區域24更小的氧化區域42。這個各向異性蝕刻過程中，使用一種類似在蝕刻第一氧化層時的反應離子蝕刻技術，在時間模式下將一預定的氧化層深度蝕刻掉，即在圖6中表示的44。這裡所需的時間大約是半分鐘。並將大約1500埃的氧化層厚度蝕刻掉。
接著，在器件10的上端沉積第三多晶矽層52，並填滿接觸窗22以及覆蓋暴露的氧化表面42，如圖7所示。這裡，第三多晶矽層52的沉積過程和之前用在沉積第二多晶矽層28的步驟相仿。而其厚度則大約在1000埃～2500埃之間。然後，沉積並限定一光致抗蝕劑層的圖案，並且各向異性地回蝕掉多晶矽層52的底層54，如圖8所示，在接觸窗22內形成第二多晶矽側間隙壁58。新暴露的氧化區域62在各向異性回蝕掉多晶矽層52後形成。值得注意的是，在圖7中的多晶矽層52和28在圖8中被表示成一單獨的多晶矽層52。而新暴露的氧化區域面積又比先前的氧化區域42以及24的面積小，這使得氧化層14中的接觸洞面積越來越窄。
請參考圖9，其中利用第二多晶矽側間隙壁58作為掩模，在氧化層14上進行一各向異性蝕刻過程。由此，形成新接觸窗區域面積66，其和圖8的標號62表示的切面面積相同。新接觸洞66將其餘的氧化層蝕刻掉，並暴露一基底面積62，這樣便完成接觸窗22的製作。本發明製作一梯形接觸窗的方法由上述說明及圖1～9可以得知。
本發明製作一梯形接觸窗的方法可以形成一比現有的光刻腐蝕方法具有更精細解析度的接觸窗。並且此方法可在形成一串多晶矽側間隙壁34及58之中完成。值得注意的是，在本優選實施例中，我們只在接觸窗中形成兩次側間隙壁，不過，如果我們要形成一接觸窗其具有更小的尺寸，則只要在合理的範圍內，也可以利用增加側間隙壁的數目來實現。例如，我們可以在將氧化層蝕刻到矽基底之前使用第三個或第四個多晶矽側間隙壁。其過程的改變也只需要在每一次形成多晶矽側間隙壁後，移去較薄的氧化層厚度。
本發明的另一優選實施例則介紹在接觸窗22內形成一接觸插塞，其示於圖10及圖11。在圖10中，在器件10的上端沉積一層均勻的多晶矽層72。為了增進多晶矽的導電性，一般都摻雜高濃度的砷離子或磷離子。多晶矽層的摻雜過程可以在沉積過程的同環境下完成，也可以在離子注入多晶矽層後再形成。然後，多晶矽層72經過光掩模過程及構圖後，獲得接觸插塞76，如圖11所示。
雖然已結合優選實施例公開了本發明，但其並非用以限定本發明，本領域的技術人員在不脫離本發明的精神和範圍內，可作出一些更動與潤飾，因此本發明的保護範圍應當由後附的權利要求來限定。
權利要求
1．一種形成梯形接觸窗的方法，包括以下步驟(a)提供一半導體基底，該基底上形成有一介電層與一第一多晶矽層，且該第一多晶矽層位於該介電層之上；(b)在該第一多晶矽層內蝕刻一接觸窗至暴露該介電層，以形成一第一多晶矽側間隙壁；(c)利用該第一多晶矽側間隙壁作為掩模，蝕刻該介電層至一預定深度，且不使該半導體基底暴露；(d)沉積一第二多晶矽層；(e)蝕刻該第二多晶矽層至暴露該介電層，以形成一第二多晶矽側間隙壁；以及(f)利用該第二多晶矽側間隙壁作為掩模，蝕刻該介電層以暴露該半導體基底。
2．如權利要求1所述的方法，其中對該第一、該第二多晶矽層及該介電層所使用的該蝕刻過程為各向異性蝕刻技術。
3．如權利要求1所述的方法，其還包括一沉積及蝕刻一第三多晶矽層及形成一第三多晶矽側間隙壁的步驟。
4．如權利要求3所述的方法，其還包括一沉積及蝕刻一第四多晶矽層及形成一第四多晶矽側間隙壁的步驟。
5．如權利要求1所述的方法，其中該半導體基底為一矽基底。
6．如權利要求1所述的方法，其中該介電層為一氧化層。
7．如權利要求1所述的方法，其還包括一在蝕刻該第一及該第二多晶矽層之前，沉積及限定一光致抗蝕劑層圖案的步驟。
8．如權利要求1所述的方法，其中該第一及該第二多晶矽側間隙壁基本上覆蓋該接觸窗側壁的介電材料。
9．如權利要求1所述的方法，其中還包括將多晶矽沉積於該接觸窗內的最後步驟。
10．一種形成梯形接觸插塞的方法，包括以下步驟(a)提供一半導體基底；(b)在該半導體基底上形成一氧化層；(c)在該氧化層上沉積一第一多晶矽層；(d)在該第一多晶矽層上沉積一第一光致抗蝕劑層，並且限定該第一光致抗蝕劑層的圖案；(e)在該第一多晶矽層上各向異性地蝕刻一接觸窗，並且在該接觸窗的底端暴露該氧化層的第一區域，使一第一多晶矽側間隙壁基本上覆蓋該接觸窗的側壁；(f)使用第一多晶矽側間隙壁作為掩模，各向異性地蝕刻暴露在該接觸窗底端的該氧化層的第一區域，使其蝕刻至一不超過該氧化層總寬度的深度；(g)在該接觸窗內沉積一第二多晶矽層；(h)在該第二多晶矽層上沉積一第二光致抗蝕劑層，並且限定該第二光致抗蝕劑層的圖案；(i)各向異性地蝕刻該第二多晶矽層，以暴露在該接觸窗底端的該氧化層的第二區域，並讓第二多晶矽側間隙壁基本上覆蓋該接觸窗側壁，暴露的該氧化層的第二區域面積較暴露的該氧化層的第一區域面積小；(j)利用該第二多晶矽側間隙壁作為掩模，各向異性蝕刻暴露的該氧化層的第二區域，以暴露底層的該半導體基底；(k)在該接觸窗內沉積多晶矽。
11．如權利要求10所述的方法，其中該半導體基底為一矽基底。
12．如權利要求10所述的方法，其中沉積至該接觸窗的該多晶矽為一經摻雜的多晶矽。
13．如權利要求10所述的方法，其還包括一沉積及蝕刻一第三多晶矽層以及形成一第三多晶矽側間隙壁的步驟。
14．如權利要求10所述的方法，其還包括一沉積及蝕刻一第四多晶矽層以及形成一第四多晶矽側間隙壁的步驟。
15．如權利要求10所述的方法，其還包括一在沉積該第二多晶矽層之前去除該第一光致抗蝕劑層，以及在接觸窗內沉積該多晶矽之前去除該第二光致抗蝕劑層的步驟。
16．一種形成在介電層的梯形多晶矽接觸插塞，其包括一插塞主體及至少一個多晶矽側間隙壁，這些側間隙壁環繞在該插塞主體的頂端或接近頂端。
17．如權利要求16所述的梯形多晶矽接觸插塞，其至少包括兩個多晶矽側間隙壁，環繞在該插塞主體的頂端或接近頂端。
18．如權利要求16所述的梯形多晶矽接觸插塞，其中該插塞主體是一經摻雜的多晶矽。
19．如權利要求16所述的梯形多晶矽接觸插塞，其中該介電層是沉積於一半導體上的氧化層。
20．如權利要求16所述的梯形多晶矽接觸插塞，其中該介質層是沉積在一矽基底上的氧化層。
全文摘要
一種形成更小尺寸梯形多晶矽接觸插塞的方法,其利用最少一個多晶矽側間隙壁作掩模,各向異性地蝕刻氧化層,以形成一用來沉積高摻雜濃度多晶矽的接觸窗,其中沉積的高摻雜濃度的多晶矽用以形成接觸插塞。根據本發明,可形成梯形的接觸插塞,其工藝步驟簡單,可適合於更小尺寸的接觸插塞結構。
文檔編號H01L21/70GK1218985SQ97122618
公開日1999年6月9日 申請日期1997年12月2日 優先權日1997年12月2日
發明者吳國彰 申請人:世界先進積體電路股份有限公司