程序狀態寄存器處理狀態改變的系統與方法
2023-05-10 23:31:41
專利名稱：程序狀態寄存器處理狀態改變的系統與方法
技術領域：
本發明有關於一種集成電路的設計，特別是涉及一種程序狀態寄存器處理狀態改變的系統與方法，該系統和方法用於處理數據異常的中止狀況。
背景技術：
在處理器系統中，數據與指令的數值寫入於一存儲器次系統以及由該存儲器次系統讀出。當發生違反存儲器存取規則或其它存取規則時，存儲器次系統會發出一異常中止(abort)指令給處理器。當一異常中止情形發生，處理器必須將如管線般跟在異常中止指令之後的其它指令作適當安排。
此外，該存儲器次系統會將任何會改變程序狀態寄存器(ProgramStatus Register，PSR)的控制無效化。基本上，數據異常中止復元程序(data abort recovery process)是用於在存儲器存取時脈周期內偵測異常中止情形。通常邏輯會中斷狀態寄存器的更新(update)控制。當目前的存儲器存取命令中止且下一個指令是一狀態改變指令，將狀態寄存器的更新控制中斷確保維持先前的寄存器狀態。然而，在異常中止情形取樣路徑(abort condition sampling path)上增加額外的電路或是邏輯是不利的。因為存儲器次系統需要一些時間去決定一個異常中止情形，即使額外的邏輯可以實現，以系統時脈的角度來看，我們希望處理器在存儲器存取時脈周期內作異常中止情形指針的取樣能越晚越好，以避免於處理器與存儲器次系統中產生關鍵(critical)時間路徑。
發明內容
本發明的目的是提供一種以程序狀態寄存器處理狀態改變的系統與方法，該系統和方法揭示一種改進的處理器設計，用以控制處理器狀態的復元，特別是有關於在處理器接收一異常中止指令下將程序狀態寄存器(Program Status Register，PSR)的狀態復元為前狀態的改進的處理器設計。該方法與系統，可在存儲器存取時脈周期中能越晚確認異常中止情形，能夠用來維持適當的寄存器的狀態。
為了實現上述目的，本發明提供了一種程序狀態寄存器處理狀態改變的系統，其特徵是，包括一時脈；至少一更新數值，於接收一更新致能訊號時將該程序狀態寄存器由一第一數值更新為一第二數值；一取樣程序狀態寄存器用以儲存該程序狀態寄存器的該第一數值；以及一狀態改變取樣寄存器，根據一狀態改變指示訊號與該時脈產生一同步狀態改變訊號，其中當在一第一個時脈周期內接收到該更新致能訊號，且更進一步接收到該狀態改變指示訊號時，透過被該同步狀態改變訊號所觸發的一第一選擇模塊，在接著第一時脈周期後的一第二個時脈周期內將該程序狀態寄存器的更新輸出還原為該第一數值。
在此揭露的程序狀態寄存器，能妥善處理處理器以及存儲器次系統的狀態改變的運作。
本發明還提供一種程序狀態寄存器處理狀態改變的方法，其特徵是，包括儲存一程序狀態寄存器的一第一數值於一取樣程序狀態寄存器；在一第一時脈周期內偵測一更新致能訊號；將該程序狀態寄存器更新為一第二數值；在該第一時脈周期內偵測該更新致能訊號後接收一狀態改變指示訊號；透過一狀態改變取樣寄存器產生一同步狀態改變訊號；以及根據產生的該同步狀態改變訊號，在一第二時脈周期內將該程序狀態寄存器的一輸出復元為該第一數值。
綜上所述，本發明提供的以程序狀態寄存器處理狀態改變的系統與方法，可以處理狀態改變的情形，特別是處理異常中止的情形。本發明比傳統的方法可獲得不同的好處。例如存儲器次系統擁有更多時間產生適當的異常中止情形響應。結果是處理器可以在時脈周期的末端才作異常中止情形的取樣。
以下將通過的詳細說明以及實施例的相關附圖，進一步闡述本發明各方面的優點與其它技術特徵。
圖1A為用於處理數據異常中止情形的典型程序狀態寄存器的邏輯示意圖；圖1B為圖1A的程序狀態寄存器的時脈示意圖；圖2為本發明提出的改進的程序狀態寄存器的一具體實施例的邏輯示意圖；圖3為改進的程序狀態寄存器在無異常中止情形下運作的流程圖；圖4為改進的程序狀態寄存器在異常中止情形下運作的流程圖；圖5為改進的程序狀態寄存器在無異常中止情形下運作，其數據狀態改變的模擬時脈圖；以及圖6為改進的程序狀態寄存器在異常中止情形下運作，其數據狀態改變的模擬時脈圖。
圖中符號說明100 程序狀態處理器部分電路邏輯102 控制訊號UPDATE104 訊號UPDATE_VALUE
106 控制訊號ABORT108 反向器110 雙輸入與門111 輸入控制112 多路復用器114 正反器116、118 節點120 時脈200 數據放棄復元邏輯202 第一正反器204 控制訊號ABORT206 訊號ABORT.SYNC208 時脈210 控制訊號UPDATE212 訊號UPDATE_VALUE214 第一多路復用器216 第二正反器218 程序狀態寄存器輸入值PSRi220 程序狀態寄存器輸出值PSRo222 第三正反器224 程序狀態寄存器取樣值sPSR226 第二多路復用器230 非旁通程序狀態寄存器值nPSR300、400 處理流程302、402 第一時脈周期312、412 第二時脈周期324、424 第三時脈周期304、306、308、310、314、316、318、320、322、326、328、330步驟404、406、408、410、414、416、418、420、422、426、428、430、432步驟500 無異常中止下時脈仿真502 第二時脈周期510 第三時脈周期504、506、508、512 狀態改變600 異常中止下時脈仿真604 第二時脈周期612 第三時脈周期602、606、608、610、614、616、618、620、622狀態改變具體實施方式
由於異常中止指令是最常發生的狀態中斷/改變程序，本發明的實施例將說明數個異常中止情形運作的例子。
圖1A中是一典型的程序狀態處理器的電路邏輯100的部分示意圖。附圖中僅顯示一個位的程序狀態寄存器的電路邏輯，完整的程序狀態寄存器可以有複數個位，包含複數個相同的電路邏輯。
如圖1A所示，沒有偵測到異常中止指令時，處理器將一控制訊號UPDATE(102)設為1(本例子中假設1為真，0為假)。如附圖，另一訊號UPDATE_VALUE(104)應該在下一個時脈邊緣(edge)時寫入寄存器。然而，當接收到一數據異常中止訊號時，處理器將一控制訊號ABORT(106)設為1。因為雙輸入與門110(AND gate)接收控制訊號UPDATE(102)及從一反向器(Inverter)(108)接收控制訊號ABORT(106)，當ABORT是0時，雙輸入與門110輸出「1」作為一多路復用器112的輸入控制(111)。當輸入控制111為「1」，多路復用器112選擇訊號UPDATE_VALUE(104)作為一正反器114有效的輸入116。正反器的輸出118就是程序狀態寄存器的輸出。當一時脈訊號120輸入正反器114時，程序狀態寄存器被訊號UPDATE_VALUE所更新。同時正反器114的輸出亦反饋至多路復用器112，以將程序狀態寄存器的值再維持一額外的時脈周期。這個反饋訊號可視為前一個寄存器的狀態。
當偵測到異常中止情形時，控制訊號ABORT(106)為真，於是反向器108輸出0，而雙輸入與門110的輸出111變成0。在接收「0」作為輸入控制，多路復用器112選擇前寄存器狀態而非訊號UPDATE_VALUE(104)，並輸入正反器114。通常，正反器114保持選擇的值，直到接收時脈訊號120。
在此例子中，控制訊號ABORT的訊號路徑包含一反向器108以及一雙輸入與門110，其需要一段時間去產生輸出111。這迫使存儲器次系統需設計為在一個時脈周期內必須夠早產生控制訊號ABORT(106)，或是將處理器的時脈周期延長到能允許訊號傳播所需的時間。
圖1B顯示圖1A中訊號改變的時脈示意圖。如圖所示，圖1A中的控制訊號UPDATE(102)在控制訊號ABORT(106)被觸發前就已上升，而我們較喜歡控制訊號ABORT(106)儘可能越晚進來越好，這樣存儲器次系統能有更多的時間作其它內部處理。當程序狀態寄存器偵測到控制訊號UPDATE(102)上升時，訊號UPDATE_VALUE(104)就載著新值輸入正反器114的輸入端。然而，當控制訊號ABORT(106)在同一個時脈周期結束前被觸發，每一個程序狀態寄存器的輸入(例如正反器的D端)必須從新的訊號UPDATE_VALUE(104)的值改變成先前的值。圖1A中的正反器114在下一個時脈邊緣之前必須有一最小設立時間(set-up time)，讓程序狀態寄存器的輸出(例如正反器的Q端)能得到正確之前寄存器狀態值。因此，從控制訊號ABORT(106)改變的時間到同一時脈周期的結束，必須要留下足夠的時間來回復先前程序狀態寄存器的值。時脈示意圖中也顯示了節點116與118的訊號。如圖所示，如果異常中止情況發生，即使節點116的訊號在時脈周期內已改變為新的PSR的值，節點118的訊號仍會回復為舊PSR的值。
於此揭露包含於處理器設計中的一改進的邏輯。當一新值被寫入時，此邏輯允許程序狀態寄存器之前狀態保持不變。如果偵測到異常中止情形，若需要的話此邏輯可以提供前狀態給程序狀態寄存器。此改進的邏輯允許存儲器次系統或是處理器其它中斷發送模塊能越晚、越接近時脈周期末端送出一狀態改變訊號，例如異常中止訊號。
圖2為本發明一實施例，為包含數據異常中止復元邏輯200的改進的程序狀態寄存器的部分示意圖。在此例子中，處理器能在接近時脈周期末端時取樣異常中止情形。此外，此改進邏輯提供來儲存前狀態寄存器的狀態，讓前寄存器的狀態能快速回復。
如圖所示，一狀態改變取樣寄存器，如第一正反器202，用來取樣控制訊號ABORT(204)。第一正反器202有一輸出，稱的為ABORT.SYNC(206)。訊號ABORT.SYNC(206)與時脈208的邊緣同步，並且在一時脈周期中會維持在高電位。在典型的存儲器存取周期的開始，處理器可將一控制訊號UPDATE(210)設成「1」(高電位)，表示用來將訊號UPDATE_VALUE(212)於下一個時脈邊緣寫入程序狀態寄存器中。一第一多路復用器214選擇訊號UPDATE_VALUE(212)並將該訊號提供給一同步模塊，如第二正反器216。這個訊號的值可稱的為程序狀態寄存器輸入(PSRi)(218)。而目前的程序狀態寄存器的值(PSRo)(220)會反饋到第一多路復用器214，同時也會提供給第三正反器222，並儲存為一程序狀態寄存器取樣的值(sPSR)(224)。儲存sPSR(224)讓處理器在異常中止情形下能將寄存器回復為前值。在下個時脈周期，程序狀態寄存器輸入PSRi(218)(或非旁通程序狀態寄存器-Non-bypassed Program Status Register-的值nPSR(230))與sPSR(224)被輸入一第二多路復用器226。第二多路復用器226通過選擇nPSR(230)或是sPSR(224)來產生下一個程序狀態寄存器輸出PSRo(220)，並將提供給存儲器系統(圖中並未顯示)。在每一個時脈上升邊緣，當PSRo是有效的程序狀態寄存器的狀態時，處理器邏輯可視PSRo為每個時脈周期寄存器的值。另一方面，作為第二正反器的輸出，nPSR(230)對一時脈周期可能並非有效，但是可用於在異常中止情形發生後讓處理器邏輯忽略程序狀態寄存器的狀態。因為nPSR(230)不需通過第二多路復用器226，所以是一較快的輸出，並且在PSRo(220)之前已完成。
如前所述，如果接收到控制訊號ABORT(204)，第一正反器202對控制訊號ABORT(204)取樣並產生第一正反器202的輸出一訊號ABORT.SYNC(206)。如果在同一時脈周期內控制訊號ABORT與控制訊號UPDATE皆為真，第二多路復用器216會提供訊號UPDATE_VALUE(212)給PSRo(220)，但第一正反器202將傳送訊號給第二多路復用器226去選擇sPSR將狀態寄存器回復為前寄存器狀態。此外，比較圖1A與圖2可知，此改進的設計的控制訊號UPDATE並不需通過一時間延遲的與門。
圖3表示在一般無異常中止情形下，改進的數據異常中止復元系統的處理流程圖。由於改變在不同的時脈周期，處理流程300也分為不同時脈周期表示。必須了解圖中箭號用以完成整個流程，並不必然代表時間上的順序性。這些步驟中的動作可以在相同的時間發生。
為方便說明，更進一步假設程序流程發生在特定的時脈周期，如第一時脈周期302。在第一時脈周期的開始，假設PSRo與訊號UPDATE_VALUE是第一多路復用器的有效輸入(步驟304)。另外於同一時間，PSRo亦是第三正反器的有效輸入(步驟306)。因為一為「真」的控制訊號UPDATE在第一多路復用器作確認(步驟308)，因此訊號UPDATE_VALUE於第一多路復用器選擇並且作為第二正反器有效輸入(步驟310)。現在訊號UPDATE_VALUE可視為PSRi。
在下一個時脈周期(第二時脈周期312)出現時，第二正反器使PSRi為第二多路復用器有效的輸入(步驟314)，並作為一輸出nPSR。在相同時脈邊緣，第三正反器輸入PSRo並讓輸出的sPSR成為第二多路復用器有效的輸入(步驟316)。在此時間點，儲存的或舊的sPSR，以及新的UPDATE_VALUE都是第二多路復用器有效的輸入。因為訊號ABORT.SYNC在異常中止情形下並未更新，因此訊號ABORT.SYNC為「0」(步驟318)，並且第二多路復用器選擇nPSR作為一有效的輸出PSRo(步驟320)。在此例子中PSRo與nPSR具有相同的值且同樣是狀態寄存器有效的輸出。當第三時脈周期324開始，如果沒有異常中止情形，則控制訊號ABORT為「0」(步驟326)，ABORT.SYNC亦為「0」(步驟328)，且PSRo保持原值(步驟330)。
圖4表示在異常中止情形下，圖2中改進的數據異常中止復元系統的處理流程圖。一樣，流程在第一時脈周期(402)開始。跟在無異常中止情形下相同，PSRo與UPDATE_VALUE為有效輸入並存於第二正反器與第三正反器中(步驟404、406、408、與步驟410)。當第二時脈周期(412)開始，第二正反器與第三正反器輸出nPSR與sPSR作為第二多路復用器有效的輸入(步驟414與416)。一開始，如同在無異常中止情形，訊號ABORT尚未被取樣，ABORT.SYNC為「0」(步驟418)。nPSR被選擇作為有效的輸出PSRo(步驟420)。至目前為止，處理流程400與無異常中止情形的處理流程相同。PSRo與nPSR都是有效的輸出。
在第三時脈周期424開始前，控制訊號ABORT可能出現於第一正反器(步驟422)。在第三時脈周期424開始後，訊號ABORT確認為「真」(步驟426)，且ABORT.SYNC設為「1」(步驟428)。這導致第二多路復用器選擇sPSR(步驟430)。PSRo重設為sPSR(舊值)(步驟432)。
圖5與圖6顯示前述具有數據異常中止復元特性的改進的處理器設計的仿真時脈示意圖。圖5顯示在無異常中止情形下正常運算的時脈模擬500。如圖所示，在第二時脈周期502間，首先控制訊號UPDATE設為「真」(504)。當訊號UPDATE_VALUE設為一新值(506)，PSRi立刻被設為訊號UPDATE_VALUE的新值(508)。在第三時脈周期510開始，PSRo被設為該訊號UPDATE_VALUE的值(512)。
圖6表示在異常中止情形(602)下，控制訊號ABORT與控制訊號UPDATE(606)一同出現在第二時脈周期604內時的時脈仿真(600)。如同無異常中止情形，控制訊號UPDATE首先設為「真」(606)。接著控制訊號ABORT出現(602)。控制訊號ABORT不影響載有該程序狀態寄存器輸入的第一多路復用器。控制訊號ABORT僅需要一小段的設立時間以產生訊號ABORT.SYNC。另一方面，當訊號UPDATE_VALUE設為一新值(608)，如同在第二時脈周期中PSRi將被設為該新的UPDATE_VALUE(610)。在第三時脈周期612開始時，含新UPDATE_VALUE值的nPSR變成有效的。
在第三時脈周期開始，當PSRo反饋為第三正反器的輸入，sPSR立刻被設為程序狀態寄存器的值(616)，該狀態寄存器的值是一「舊值」。在ABORT.SYNC設為1之前，因為nPSR的改變，PSRo一開始切換為新的UPDATE_VALUE(618)且維持一段非常短暫的時間。當ABORT.SYNC設為1(620)後，PSRo被設為舊值的sPSR，因而將PSRo回復為在第二時脈周期的值。注意因為第一正反器、第二正反器、與第三正反器都是與時脈同步，至於PSRo，切換為nPSR(618)與切換回sPSR(620)間的時間間隔(622)相對來說較小。如時脈示意圖所示，除了快速切換時間(622)，從第二時脈周期至第三時脈周期PSRo保持為舊值。
本發明提供許多不同實施例或例子以實現本發明不同的特徵。這些實施例中的元件和步驟用以闡明本發明的精神，並非用以限定本發明申請專利範圍。以上的描述，對於熟知本技術領域的專門人士應可明了與實施，因此其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在所述的權利要求範圍中。
權利要求
1.一種程序狀態寄存器處理狀態改變的系統，其特徵是，包括一時脈；至少一更新數值，於接收一更新致能訊號時將該程序狀態寄存器由一第一數值更新為一第二數值；一取樣程序狀態寄存器用以儲存該程序狀態寄存器的該第一數值；以及一狀態改變取樣寄存器根據一狀態改變指示訊號與該時脈產生一同步狀態改變訊號，其中當在一第一個時脈周期內接收到該更新致能訊號，且更進一步接收到該狀態改變指示訊號時，透過被該同步狀態改變訊號所觸發的一第一選擇模塊，在接著第一時脈周期後的一第二個時脈周期內將該程序狀態寄存器的更新輸出還原為該第一數值。
2.如權利要求1所述的程序狀態寄存器處理狀態改變的系統，其特徵是，更包含一第二選擇模塊，根據該更新致能訊號選擇該更新數值或從該程序狀態寄存器的輸出端反饋的該第一數值，以產生一程序狀態寄存器輸入訊號。
3.如權利要求2所述的程序狀態寄存器處理狀態改變的系統，其特徵是，更包含一同步化模塊，用以將該程序狀態寄存器輸入訊號與該時脈同步，並產生該程序狀態寄存器的一非旁通(non-bypassed)輸出訊號。
4.如權利要求3所述的程序狀態寄存器處理狀態改變的系統，其特徵是，該程序狀態寄存器的該非旁通輸出訊號連接於一或多個預先決定的連接點，其中該連接點不需要在該第二周期回復的該第一數值。
5.如權利要求1所述的程序狀態寄存器處理狀態改變的系統，其特徵是，該狀態改變指示訊號於該第一時脈周期末端接收，且滿足該狀態改變取樣寄存器的一預先決定的設立時間(set-up time)的要求。
6.如權利要求1所述的程序狀態寄存器處理狀態改變的系統，其特徵是，該同步狀態改變訊號持續一完整時脈周期。
7.如權利要求1所述的程序狀態寄存器處理狀態改變的系統，其特徵是，該取樣程序狀態寄存器與該狀態改變取樣寄存器為多路復用器。
8.如權利要求1所述的程序狀態寄存器處理狀態改變的系統，其特徵是，該狀態改變指示訊號指示發生一異常中止情形。
9.一種程序狀態寄存器處理狀態改變的方法，其特徵是，包括儲存一程序狀態寄存器的一第一數值於一取樣程序狀態寄存器；在一第一時脈周期內偵測一更新致能訊號；將該程序狀態寄存器更新為一第二數值；在該第一時脈周期內偵測該更新致能訊號後接收一狀態改變指示訊號；透過一狀態改變取樣寄存器產生一同步狀態改變訊號；以及根據產生的該同步狀態改變訊號，在一第二時脈周期內將該程序狀態寄存器的一輸出回復為該第一數值。
10.如權利要求9所述的程序狀態寄存器處理狀態改變的方法，其特徵是，該狀態改變指示訊號於該第一時脈周期末端前一預先決定的時間間隔內接收。
11.如權利要求9所述的程序狀態寄存器處理狀態改變的方法，其特徵是，將該程序狀態寄存器的該輸出復元為該第一數值步驟更包含由一多路復用器選擇該第二數值或儲存的該第一數值。
12.如權利要求9所述的程序狀態寄存器處理狀態改變的方法，其特徵是，將該程序狀態寄存器更新為該第二數值步驟更包含根據選擇從該程序狀態寄存器輸出所反饋的該第一數值或接收該更新致能訊號所得的該第二數值，以產生該程序狀態寄存器輸入訊號。
全文摘要
一種程序狀態寄存器處理狀態改變的系統與方法。包含一時脈；至少一更新數值，用於在接收一更新致能訊號時將程序狀態寄存器由一第一數值更新為一第二數值；一取樣程序狀態寄存器儲存該取樣狀態寄存器的第一數值；一狀態改變取樣寄存器，根據一狀態改變指示訊號與該時脈來產生一同步狀態改變訊號。當在第一個時脈周期內接收到該更新致能訊號，且更進一步接收到該狀態改變指示訊號時，透過被該同步狀態改變訊號觸發的一第一選擇模塊，在接著第一時脈周期後的一第二個時脈周期內將程序狀態寄存器的更新輸出還原為該第一數值。
文檔編號G06F9/30GK1591324SQ20041007989
公開日2005年3月9日 申請日期2004年9月24日 優先權日2003年11月7日
發明者保羅·J·佩特承, 威廉·V·米勒 申請人:威盛電子股份有限公司