利用溫度補償來斜升通過電壓以增強存儲器設備中的溝道升壓的製作方法

2023-05-10 16:40:46

利用溫度補償來斜升通過電壓以增強存儲器設備中的溝道升壓的製作方法
【專利摘要】在非易失性存儲系統中，用於未被選NAND串的一個或多個襯底溝道區在編程期間被升壓以禁止程序幹擾。施加給與至少第一溝道區關聯的一個或多個未被選字線的電壓在編程脈衝時間段期間增加，其中，在該編程脈衝時間段中編程脈衝被施加給被選字線。增加可以是以斜坡或步進形式逐漸的。可保持第一溝道區的升壓電平。施加給一個或多個未被選字線的電壓的增加也可隨溫度變化。在編程脈衝時間段之前，對於第二相鄰溝道區可能以比第一溝道區更快的速率來斜升施加給一個或多個未被選字線的電壓，以助於隔離溝道區。
【專利說明】利用溫度補償來斜升通過電壓以增強存儲器設備中的溝道升壓
【技術領域】
[0001]本發明涉及非易失性存儲器。
【背景技術】
[0002]半導體存儲器已經變得越來越普遍地用於各種電子設備中。例如，將非易失性半導體存儲器用於蜂窩電話、數位相機、個人數字助理、移動計算設備、非移動計算設備以及其它設備中。電可擦除可編程只讀存儲器(EEPROM)及閃速存儲器是最流行的非易失性半導體存儲器之一。與傳統的完全特徵化EEPROM相反，利用也是EEPROM類型的閃速存儲器，整個存儲器陣列的內容或者存儲器的一部分的內容可在一個步驟中擦除。
[0003]傳統EEPROM和閃速存儲器都使用位於半導體襯底中的溝道區上方並與該溝道區絕緣的浮置柵極。該浮置柵極位於源極區和漏極區之間。控制柵極被設置在浮置柵極上並與之絕緣。如此形成的電晶體的閾值電壓(Vth)由浮置柵極上保留的電荷量來控制。也就是說，在電晶體導通以允許在電晶體的源極和漏極之間的導通之前必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平控制。
[0004]一些EEPROM及閃速存儲器設備包括具有用於存儲兩個範圍的電荷的浮置柵極的存儲元件或單元，因此，存儲元件可在兩個狀態(例如，已擦除狀態和已編程狀態)之間被編程/擦除。這樣的閃速存儲器設備有時被稱為二進位閃速存儲器設備，因為每個存儲器元件可存儲一位數據。
[0005]多狀態(也稱為多電平)閃速存儲器設備通過識別多個不同的允許/有效的已編程閾值電壓範圍來實現。每個不同的閾值電壓範圍與存儲器設備中編碼的數據位集合的預定值對應。例如，每個存儲器元件在當其可處於與四個不同閾值電壓範圍對應的四個離散電荷帶之一時能夠存儲兩位數據。
[0006]通常，在編程操作期間施加給控制柵極的編程電壓Vpgm是作為幅度隨時間增加的一系列脈衝而施加的。編程電壓可被施加給被選字線。在一個可能的方法中，脈衝的幅度隨著每個連續脈衝而增加預定步長或增量，例如0.2-0.4V。Vpgm可被施加給閃速存儲器元件的控制柵極。在編程脈衝之間的時間段中，可以執行驗證操作。也就是說，在連續編程脈衝之間讀取被並行編程的一組元件中的每個元件的編程電平，以確定該編程電平是否等於或大於該元件正被編程到的驗證電平。對於多狀態閃速存儲器元件的陣列，可以針對元件的每個狀態執行驗證步驟以確定該元件是否已經達到了其數據關聯驗證電平。例如，能夠以四個狀態存儲數據的多狀態存儲元件可能需要針對三個比較點執行驗證操作。
[0007]而且，當對EEPROM或閃速存儲器設備(例如，在NAND串中的NAND閃速存儲器設備)編程時，通常Vpgm被施加給控制柵極並且被選擇用於編程的NAND串的位線被接地，這致使來自存儲元件的溝道的電子被注入到浮置柵極中。當電子在浮置柵極中聚集時，浮置柵極變為帶負電並且存儲元件的閾值電壓升高，因而認為其處於已編程狀態。
[0008]然而，對於被選擇用於編程的NAND串，當施加Vpgm時關聯的存儲元件受到程序幹擾。
【專利附圖】

【附圖說明】
[0009]在附圖中，相似標號的元件彼此對應:
[0010]圖1是使用單行/列解碼器及讀/寫電路的非易失性存儲器系統的框圖。
[0011]圖2A示出存儲器陣列如圖1中的存儲器陣列200的示例塊。
[0012]圖2B示出包括多個塊如圖2A的塊201的存儲器陣列200。
[0013]圖3A示出閾值電壓分布的示例集合。
[0014]圖3B不出雙趟次編程技術的第一趟次。
[0015]圖3C示出圖3B的雙趟次編程技術的第二趟次。
[0016]圖3D示出另一雙趟次編程技術的第一趟次。
[0017]圖3E示出圖3D的雙趟次編程技術的第二趟次。
[0018]圖4A示出在編程操作期間施加給被選字線的一系列編程和驗證脈衝。
[0019]圖4B示出對於存儲元件集合的多趟次編程操作。
[0020]圖5A描述用於示出第一溝道升壓技術、的圖2A的未被選NAND串212的剖視圖。
[0021]圖5B1是示出圖5A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0022]圖5B2是示出另一個實施例中圖5A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0023]圖5C示出在編程驗證迭代的編程部分期間施加給被選字線的電壓。
[0024]圖示出根據圖5A的溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的固定電壓。
[0025]圖5E示出當使用圖的未被選字線電壓時，NAND串的襯底中用於圖5A的溝道升壓技術的溝道升壓電平。
[0026]圖5F示出在編程驗證迭代的編程部分期間施加給圖5A的未被選NAND串的位線202的電壓。
[0027]圖5G示出在編程驗證迭代的編程部分期間向與圖5A的未被選NAND串的漏極側選擇柵極通信的線206施加的電壓。
[0028]圖5H示出在編程驗證迭代的編程部分期間向圖5A的未被選NAND串的源極線210施加的電壓。
[0029]圖51示出在編程驗證迭代的編程部分期間向與圖5A的未被選NAND串的源極側選擇柵極通信的線208施加的電壓。
[0030]圖5J示出在編程驗證迭代的編程部分期間施加給未被選字線的電壓，其中電壓例如針對圖5A的第一溝道升壓技術線性斜升或非線性斜升。
[0031]圖5K例如基於圖5J的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。
[0032]圖5L示出在編程驗證迭代的編程部分期間施加給未被選字線的步進式漸增電壓，作為對圖5J的斜坡電壓的可替選。
[0033]圖5M例如基於圖5L的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。[0034]圖6A描述了用於針對不同溫度，顯示根據用於典型升壓技術的未被選字線的通過電壓(pass valtage)的位誤差的曲線圖。
[0035]圖6B示出與圖6A —致的、用於典型溝道升壓技術的未被選字線的根據溫度的最佳通過電壓。
[0036]圖7A示出在編程驗證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓例如針對圖5A的第一溝道升壓技術根據溫度斜坡形地增長。
[0037]圖7B示出在編程驗證迭代的編程部分期間施加給未被選字線的根據溫度的步進式漸增電壓，作為對圖7A的斜升電壓的可替選。
[0038]圖8A描述用於示出第二溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。
[0039]圖8B是示出圖8A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0040]圖9A是描述用於示出第三溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。
[0041]圖9B是示出圖9A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0042]圖1OA是描述用於示出第四溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。
[0043]圖1OB是示出圖1OA的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0044]圖1OC不出針對圖8A、圖9A或圖1OA的溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的電壓。
[0045]圖1OD例如基於圖1OC的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0046]圖1OE描述圖1OD的溝道升壓電平之差。
[0047]圖1OF示出針對圖8A、圖9A或圖1OA的溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的可替選電壓。
[0048]圖1OG例如基於圖1OF的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0049]圖1OH示出針對圖8A、圖9A或圖1OA的溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的可替選電壓。
[0050]圖101例如基於圖1OH的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0051]圖1lA示出例如基於圖8A或圖9A的升壓技術的編程方法。
[0052]圖1lB示出例如基於圖1OA的升壓技術的編程方法。
[0053]圖1lC示出例如基於圖5A的升壓技術的額外編程方法。
[0054]圖12A示出圖2A的被選NAND串214的剖視圖。
[0055]圖12B是示出圖12A的被選NAND串的襯底中無溝道升壓的圖示。
【具體實施方式】
[0056]提供了一種方法和非易失性存儲系統，其中編程被優化以減小程序幹擾。
[0057]在編程操作期間，通過對關聯的襯底溝道區進行升壓，禁止或鎖定先前已完成到目標數據狀態的編程的未被選存儲元件被進一步編程。溝道升壓用於減小被禁存儲元件的程序幹擾的發生，其中在該程序幹擾中該被禁存儲元件的閾值電壓升高至下一個更高數據狀態或其它數據狀態，或者升高至存儲元件無法被準確讀取的電平(例如位於兩個相鄰數據狀態之間)。Vpass幹擾的發生也被減小。程序幹擾通常涉及在被禁存儲元件上發生的幹擾，該被禁存儲元件與一直正被編程的其它存儲元件(即受控於相同字線並且受制於編程電壓的存儲元件)關聯。Vpass幹擾通常涉及具體由通過電壓引起的幹擾。溝道升壓電平可隨時間惡化，更具體地，溝道升壓電平可由於洩漏電流(後面被稱為溝道洩漏)而在編程電壓或編程脈衝的施加期間惡化，因而導致惡化程序幹擾。此外，存儲器設備的周圍環境溫度可影響程序幹擾的量，因為溝道洩漏是可依賴溫度的。
[0058]已確定出:通過提供在向被選字線施加編程脈衝的編程脈衝時間段期間施加給一個或多個被選字線的電壓的受控增加，來改善溝道升壓。該增加可例如是以斜坡的形式漸進，或者以樓梯的形式步進。這個受控的增加通過抵消溝道洩漏的影響，來助於保持第一溝道區的升壓電平。此外，電壓的增加速率可隨著溫度變化以進一步優化溝道升壓電平。溝道升壓電平可在無需在低溫處增加Vpass幹擾的情況下，在高溫處被改善。
[0059]在額外的方面，在用於施加編程脈衝的編程脈衝時間段之前，向一個或多個未被選字線施加的電壓能夠針對不同未被選字線而以不同的速率斜升，以助於隔離不同溝道區並且在至少一個溝道區中保持溝道升壓電平。
[0060]圖1是使用單個行/列解碼器及讀/寫電路的非易失性存儲器系統的框圖。根據一個實施例，該圖示出了存儲器設備196，其具有用於對存儲元件的頁進行並行讀取及編程的讀/寫電路。存儲器設備196可包括一個或多個存儲器裸片(die)198。存儲器裸片198包括二維存儲元件陣列200、控制電路110及讀/寫電路165。在一些實施例中，存儲元件陣列可以是三維的。存儲元件陣列200可經由行解碼器130通過字線以及經由列解碼器160通過位線來尋址。讀/寫電路165包括多個感測塊100並允許存儲元件頁被並行讀取或編程。典型地，控制器150與一個或多個存儲器裸片198包括在相同的存儲器設備196(例如，移動存儲卡)中。經由線120在主機和控制器150之間以及經由線118在控制器和一個或多個存儲器裸片198之間傳送命令和數據。
[0061]控制器電路110與讀/寫電路165配合，以在存儲器陣列200上執行存儲器操作。控制電路110包括狀態機112、片上地址解碼器114及功率控制模塊116。狀態機112提供存儲器操作的晶片級控制。片上地址解碼器114在主機或存儲器控制器使用的地址之間向由解碼器130和解碼器160使用的硬體地址提供地址接口。功率控制模塊116在存儲器操作期間對供應給字線和位線的功率和電壓進行控制。在編程期間，功率供應模塊可供應不同的恆定的或變化的電壓給字線和選擇柵極。例如，用於選字線(Vwl-sel)的電壓可包括Vpre-program、Vpass和Vpgm。用於選擇柵極的電壓可包括Vsgd和Vsgs。用於未被選字線的電壓(Vwl-unsel)可包括 Vpass、Vpass-s/d、Vpass-lsb、Vint 和 Viso-s/d。施加給字線的電壓可以是獨立的，並且具有其自己的步調升高率和/或斜坡率。不同的步調升高率或斜坡率可使用不同的RC時間常數來實現。RC時間常數越低，步調升高率或斜坡率越快，並且RC常數越高，步調升高率或斜坡率越慢。
[0062]溫度補償模塊113可提供溫度相關的參考信號以由控制電路使用，例如在如下進一步描述的那樣在未被選字線的設定電壓中。已知用於提供用於存儲器設備的溫度相關的參考信號的各種技術。在一個可能的技術中，使用了帶隙(band gap)電路。例如，通過引用的方式併入本文中的題為 「Voltage Generation Circuitry Having TemperatureCompensation」的US專利N0.6，801，454描述了一種電壓生成電路，其基於溫度係數來將讀取電壓輸出到非易失性存儲器。該電路使用帶隙電流，帶隙電流包括溫度不相關部分和隨著溫度的增加而增加的溫度相關部分。通過引用的方式併入本文中的題為「Non-VolatileMemory With Temperature-Compensated Data Read，，的 US 專利 N0.6，560，152 使用了一種偏壓生成電路，其對施加給數據存儲元件的源極或漏極的電壓進行偏壓。通過引用的方式併入本文中的題為「Mult1-State EEPROM Read and Write Circuits and Techniques」的US專利N0.5，172，338描述了一種溫度補償技術，其將以相同方式形成的、並且在同一集成電路晶片上形成的參考存儲單元用作數據存儲單元。參考存儲單元提供了這樣一種參考電平，其中，將被選單元的測量電流或電壓與該參考電平比較。由於溫度以與從數據存儲單元讀取值相同的方式影響參考電平，所以提供溫度補償。這些技術中的任意一個以及其它已知的技術可以用於提供溫度相關的參考信號。
[0063]在一些實施方式中，圖1的一些組件可結合。在不同設計中，除了存儲元件陣列200之外的一個或多個組件(單獨或組合)可被看作管理或控制電路。例如，一個或多個管理或控制電路可包括控制電路110、狀態機112、解碼器114/160、功率控制116、感測塊100、讀/寫電路165及控制器150等中的任一個或組合。
[0064]在另一個實施例中，非易失性存儲器系統使用雙行/列解碼器及讀/寫電路。在陣列的相對側，以對稱方式實現各種外圍電路對存儲器陣列200的訪問，以使得每一側的存取線路和電路的密度減少一半。因此，行解碼器被分成兩個行解碼器，而且列解碼器被分成兩個列解碼器。類似地，讀/寫電路被分成與來自陣列200的底部的位線相連的讀/寫電路、以及與來自陣列200的頂部的位線相連的讀/寫電路。以這種方式，讀/寫模塊的密度可大致減小一半。
[0065]圖2示出存儲器陣列(例如圖1的存儲器陣列200)中的示例塊。又見圖2B。塊
201包括示例位線BLO (202),BLl (204)、......，以及f+Ι個字線WLO至WLf。SGS表示用
於源極側選擇柵極的公共控制線208，SGD表示用於漏極側選擇柵極的公共控制線210，而線210表示用於塊201的公共源極線。每個位線與相應NAND串如分別與BLO和BLl關聯的NAND串212和214中的存儲元件集合通信。在下面示例中，作為示例，NAND串212被認為是未被選用於編程的，而NAND串214被認為是被選用於編程。在塊中的其它NAND串可類似地被選擇或未被選擇。可以使用全位線編程，在全位線編程中，塊中的相鄰NAND串被同時編程。即，對於被選字線，不同NAND串中的相鄰存儲元件被同時編程。
[0066]圖2B示出包括多個塊(例如圖2的塊201)的存儲器陣列200。作為一個示例，描述被劃分為M=l，024個塊的NAND閃速EEPR0M。每一塊中存儲的數據可被同時擦除。在一個實施例中，塊是同時擦除的存儲元件的最小單位。在源極和位線浮置的同時，可通過將P阱提升到擦除電壓(例如14-22V)並且將被選塊的字線接地，擦除存儲元件。可以對整個存儲器陣列、單獨的塊或作為存儲器設備的一部分的另一的存儲元件單元執行擦除。在擦除期間，電子從存儲元件的浮置柵極傳送至P阱區，以使得存儲元件的Vth變為負的。向被選存儲元件的隧道氧化物層施加強電場，並且由於浮置柵極的電子通常通過富雷一諾特海姆(Fowler-Nordheim)隧穿機制被發射到襯底側,所以被選存儲元件的數據被擦除。由於電子從浮置柵極傳送到P阱區，所以被選存儲元件的Vth降低。
[0067]圖3A示出用於四態存儲器設備的閾值電壓分布的示例集合，其中在四態存儲器設備每個存儲元件存儲兩位數據。提供第一閾值電壓(Vth)分布300以用於已擦除(E-狀態)存儲元件。三個Vth分布302、304和306分別表示已編程狀態A、B和C。在一個實施例中，在E狀態中的閾值電壓以及在A、B和C分布中的閾值電壓是正的。
[0068]還提供三個讀取參考電壓Vra、Vrb和Vrc以從存儲元件讀取數據。通過測試給定存儲元件的閾值電壓是高於還是低於Vra、Vrb和Vrc，系統可確定存儲元件所處的狀態(例如，編程條件)。
[0069]進一步，提供三個驗證參考電壓Vva、Vvb和Vvc。當將存儲元件編程到A狀態、B狀態或C狀態時，系統將測試這些存儲元件是否分別具有大於或等於Vva、Vvb和Vvc的閾值電壓。
[0070]在稱為全序列編程的一個實施例中，存儲元件可從E狀態被直接編程到已編程狀態A、B或C中的任何一個。例如，待編程的存儲元件群體可首先被擦除，使得該群體中所有的存儲元件皆處於E狀態。然後，將使用諸如在圖4A中所示的一系列編程脈衝來將存儲元件直接編程到狀態A、B或C。一些存儲元件從E狀態被編程到A狀態，而其它存儲元件從E狀態被編程到B狀態和/或從E狀態被編程到C狀態。
[0071]另一個選擇是對一個或多個數據狀態使用低驗證電平和高驗證電平。例如，對於A狀態，VvaL及Vva分別是較低和較高的驗證電平，而對於B狀態，VvbL和Vvb分別是較低和較高的驗證電平，對於C狀態，Vvcl和Vvc分別是較低和較高的驗證電平。在一些情況中，不使用VvcL，這是因為減小的編程精確度對於最高狀態是可接受的。在編程期間，當正被編程至作為目標狀態的A狀態的存儲元件的Vth超過VvaL時，在慢編程模式中例如通過將相關聯的位線電壓升高至位於額定編程或非禁止電平(例如，0V)與全禁止電平(例如，
2.5V)之間的電平(例如，0.6-0.8V)，使存儲元件的編程速度放慢。這通過避免閾值電壓中較大的步升增加而提供更高的準確性。當Vth到達Vva時,存儲元件被鎖閉而不能被進一步編程。類似地，當正被編程到作為目標狀態的B狀態的存儲元件Vth超過VvbL時，使存儲元件的編程速度放慢，並且當Vth到達Vvb時，存儲元件被鎖閉而不能被進一步編程。可選地，當正被編程到作為目標狀態的C狀態的存儲元件Vth超過VvcL時，使存儲元件的編程速度放慢，並且當Vth到達Vvc時，存儲元件被鎖閉而不能被進一步編程。該編程技術已被稱為快速通過寫入(quick pass write)或雙驗證技術。注意到,在一種方法中,對最高狀態不使用雙驗證電平，這是因為對於該狀態而言一些超出通常是可接受的。而對高於已擦除狀態並低於最高狀態的已編程狀態，可以使用雙驗證電平。
[0072]圖3B示出雙趟次技術的第一趟次。在這個示例中，多狀態存儲元件存儲了用於兩個不同頁即下頁和上頁的數據。通過重複來自圖3A的閾值電壓分布300、302、304和306而示出四個狀態。這些狀態以及它們所表示的位是:E狀態(11)、A狀態(OI)、B狀態(00 )和C狀態(10)。對於E狀態，兩個頁都存儲「I」。對於A狀態，下頁存儲「I」而上頁存儲「O」。對於B狀態，兩個頁都存儲「O」。對於C狀態，下頁存儲「O」而上頁存儲「I」。注意到，儘管為每個狀態分配了特定的位模式，但是也可分配不同的位模式。
[0073]在第一編程趟次中，下頁針對被選字線WLn而被編程。如果下頁要保持數據「 1」，則存儲元件狀態保持在狀態E (分布300)。如果數據要被編程為0，則升高在WLn上的存儲元件的閾值電壓，以使得存儲元件被編程到中間(LM或中下)狀態(分布305)。
[0074]在一個實施例中，在存儲元件從E狀態被編程到LM狀態(如圖4B中的步升「 I 」所指示的)之後，在NAND串中的相鄰字線WLn+Ι上的其鄰居存儲元件隨後關於其下頁而在相鄰字線的各自第一編程趟次中被編程(如圖4B中的步升「2」所指示的)。
[0075]圖3C示出圖3B的雙趟次編程技術的第二趟次。A狀態的存儲元件從E狀態分布300被編程到A狀態分布302，B狀態的存儲元件從LM狀態分布305被編程到B狀態分布304，並且C狀態的存儲元件從LM狀態分布305被編程到C狀態分布306。對於WLn的雙趟次編程技術的第二趟次由圖4B中的步升「3」指示。用於WLn+Ι的雙趟次編程技術的第二趟次由圖4B中的步升「 5 」指示。
[0076]圖3D示出另一個雙趟次編程技術的第一趟次。在被稱為「模糊到清晰(foggy-fine)編程」的該示例中:分別使用較低驗證電平VvaUVvbL和VvcL來分別將A狀態、B狀態和C狀態的存儲元件從E狀態編程至分布312、314和316。這是模糊編程趟次。例如可以使用相對大的編程電壓步長，來將存儲元件迅速編程至各自的低驗證電平。
[0077]圖3E示出圖3D的雙趟次編程技術的第二趟次。分別使用額定的、較高驗證電平Vva.Vvb和Vvc來分別將A狀態、B狀態和C狀態的存儲元件從各自的較低分布編程至各自的最終分布302、304和306。這是清晰編程趟次。例如可以使用相對小的編程電壓步長，來將存儲元件緩慢編程至各自的最終驗證電平，同時避免大的越出。
[0078]儘管編程示例示出四個數據狀態和兩個數據頁，但是所教授的構思可應用於具有多於或少於四個狀態以及多於或少於兩個頁的其它實施方式。例如，通常設計或生產每存儲元件具有8個或16個狀態的存儲器設備。
[0079]而且，在討論的示例性編程技術中，存儲元件的Vth隨著該存儲元件被編程到目標數據狀態而逐漸升高。然而，也可以使用存儲元件的Vth隨著該存儲元件被編程到目標數據狀態而逐漸降低的編程技術。也可使用測量存儲元件電流的編程技術。本文中的構思可適用不同編程技術。
[0080]圖4A示出在編程操作期間施加給被選字線的一系列編程及驗證脈衝。編程操作可包括多個編程驗證迭代，其中每個迭代向被選字線施加緊跟著一個或多個驗證電壓的編程脈衝電壓。在一個可能的方法中，編程電壓在連續的迭代中步升。而且，每個編程電壓可包括具有例如6-10V的通過電壓(Vpass)電平的第一部分，該第一部分後面跟隨著具有例如12-25V的編程電平的第二的最高幅度部分。例如，第一編程脈衝400、第二編程脈衝402、第三編程脈衝404和第四編程脈衝406分別具有Vpgml、Vpgm2、Vpgm3和Vpgm4的編程脈衝電平，等等。可在每個編程脈衝之後提供一個或多個驗證電壓，例如示例驗證電壓Vva、Vvb和Vvc (408)。在一些情況中，由於不期望任何存儲元件已經到達了最低編程狀態(例如，A狀態)，因此一個或多個初始編程脈衝後面並不跟隨驗證脈衝。隨後，例如，編程迭代對於A狀態使用驗證脈衝，後面跟隨著對於A和B狀態使用驗證脈衝的編程迭代，後面跟隨著對於B和C狀態使用驗證脈衝的編程迭代。
[0081]圖4B示出用於存儲元件集合的多趟次編程操作。示出的組件可以是存儲元件、字線和位線更大集合的子集。在一個可能的編程操作中，在WLn-1上的存儲元件(例如，存儲元件402、424和426)在第一編程趟次中被編程。由帶圓圈的「 I」表示這個步驟。接下來(「2」)，在WLn上的存儲元件(例如，存儲元件432、434和436)在第一編程趟次中被編程。在該示例中，當字線被選擇來用於編程時，在每個編程脈衝之後出現驗證操作。在WLn上的驗證操作期間，向WLn施加一個或多個驗證電壓並且向包括WLn-1及WLn+Ι的剩餘字線施加通過電壓。通過電壓用於開啟(使導通)未被選存儲元件，以使得能夠對被選字線出現感測操作。注意到，這些通過電壓通常被稱為讀取電壓或Vread，這是因為這些電壓只在讀取或驗證操作期間被施加。接下來(「3」)，在WLn-1上的存儲元件在第二編程趟次中被編程。接下來(「4」)，在WLn+Ι上的存儲元件(例如，存儲元件442、444和446)在第一編程趟次中被編程。接下來(「5」)，在WLn上的存儲元件在第二編程趟次中被編程到它們各自的目標狀態。
[0082]圖5A描述了示出第一溝道升壓技術的未被選NAND串的剖視圖，其中在圖2A的未被選NAND串212中提供了單個被升壓溝道區。還示出了與NAND串212端對端布置的其它NAND串的部分502和504。這個圖示被簡化並且是不成比例的。NAND串212包括:連接到SGS控制線208的源極側選擇柵極519，連接到S⑶控制線206的漏極側選擇柵極552，三十二個非易失性存儲元件520-551 (分別與字線WLO至WLf通信)，所有這些都至少部分地形成在可包括絕緣層的襯底510上。源極側選擇柵極517和存儲元件516是NAND串部分502的一部分，而漏極側選擇柵極553和存儲元件554是NAND串部分504的一部分。
[0083]電勢為Vs的圖2A的源極供應線210被提供在選擇柵極517和選擇柵極519之間，而電壓為Vbl的圖2A的位線202被提供在選擇柵極552和選擇柵極553之間。
[0084]NAND串通常形成在襯底510的p阱區中。而該p阱區可在P型襯底的η阱區內。每個存儲元件包括堆疊柵極結構，該堆疊柵極結構包括在浮置柵極上的控制柵極。浮置柵極可被形成於氧化物或其它介電薄膜上的P阱的表面上。控制柵極在浮置柵極上方，其中內部多晶矽電介質層將控制柵極與浮置柵極分離。存儲器單元的控制柵極形成字線。在襯底中的N+摻雜區(例如示例源極/漏極區507)在鄰居單元之間共享，由此這些單元彼此串聯連接以形成NAND串。這些η+摻雜區形成每個單元的源極和漏極。在一個實施例中，不使用η+摻雜區，並且通過邊緣場效應使得在相鄰存儲單元之間的溝道區域導通，其中，該邊緣場效應創建用於執行與η+摻雜區相同功能的富含電子區。
[0085]還可使用其它類型非易失性存儲器單元，例如這樣一種存儲器單元，其中在該存儲器單元中浮置柵極由薄陷入層(例如在被叫做MONOS結構中的氮化矽)替代。
[0086]在編程期間，編程電壓Vpgm被提供在被選字線WLn上，例如在與一個或多個要被編程的存儲元件(例如存儲元件537)關聯的字線上。此外，回憶起:可以將存儲元件的控制柵極作為字線的一部分來提供。例如，WLO至WLf可分別經由存儲元件520-551的控制柵極而延伸。字線電壓因而可被施加給所有NAND串，包括被選NAND串和未被選NAND串。
[0087]對於未被選NAND串，溝道升壓技術試圖通過在編程驗證迭代的編程部分期間對在未被選NAND串下方的襯底的溝道區域506進行升壓，來減小程序幹擾的發生。為了完成這個，使源極側選擇柵極519和漏極側選擇柵極552是不導通的，並且電壓被施加給未被選字線。這些電壓電容性地耦合至溝道506，藉此對溝道電勢進行升壓。例如，將通過電壓Vpass-s施加給與在WLn的源極側上的存儲元件520-536通信的字線，而將通過電壓Vpass-d施加給與在被選字線的漏極側上的存儲元件558-551通信的字線。WLn的源極側是朝著源極線210的側，而WLn的漏極側是朝著漏極線206的側。在一個方法中，Vpass-s和Vpass-d可為相同的。然而在一些情況中，更加有利的是使用Vpass-s>Vpass_d,以補償由於源極到漏極編程順序而造成的溝道升壓的減小，其中，在該源極到漏極編程順序中的溝道升壓小於用於已處於被編程狀態的存儲元件的溝道升壓。[0088]未被選存儲元件或NAND串可被分別稱為被禁止或被鎖定存儲元件或NAND串，這是因為其在編程操作的給定編程驗證迭代中被禁止或被鎖定而不能編程。溝道區506表示襯底中的導通路徑，其沿NAND串從摻雜區延伸至摻雜區。升壓可以以不同方式來實現。例如，在發生在將通過電壓施加給未被選字線之前的預充電操作中，施加在位線202上的電壓可經由漏極側選擇柵極電晶體552而被傳送到溝道506。在一個可能的場景中，利用適合位線電壓，漏極側選擇柵極電晶體552將電壓Vsgd-Vth提供給溝道，其中，Vsgd是漏極側選擇柵極電晶體的選擇柵極電壓而Vth是漏極側選擇柵極電晶體的閾值電壓。在這個情況中,Vsgd被設置為較低電平，其中漏極側選擇柵極用作源極跟隨器(source-follower )。在預充電操作期間，漏極側選擇柵極電晶體變為不導通或至少是較不導通的，以使得位線從溝道506有效地切斷， 並且預充電電勢Vsgd-Vth在溝道中被保持。接下來，額外溝道升壓可通過將通過電壓施加給未被選字線並將漏極側選擇柵極電晶體保持為不導通而實現。如所提及的，通過電壓耦合至溝道，以升高該溝道的電勢。在其他實施例中，在預充電操作期間，漏極側選擇柵極電壓被升高至更高電平，該更高電平允許漏極側選擇柵極用作通過電壓並將位線電壓Vbl傳送至溝道區域506。在預充電操作的結尾處，選擇柵極電壓被降低至更低電平，以使漏極側選擇柵極為不導通的。這樣的實施例的優勢在於溝道506可被預充電至更高電平並且從而當隨後施加通過電壓時導致更高溝道升壓。
[0089]在這個示例升壓技術中，沿整個NAND串形成單個溝道。在不同的其它溝道升壓技術中，彼此隔離的多個溝道區基於施加給字線的隔離電壓而與每個未被選NAND串關聯。這種溝道升壓技術的示例在下面進一步論述。
[0090]圖5B1是在一個實施例中示出圖5A的未被選NAND串的襯底中的溝道升壓電平的圖示。y軸示出溝道升壓電平Vch，而X軸示出沿著NAND串212並且在NAND串212直接下方的襯底510的距離。圖5A、圖5B1和圖5B2的x軸是對齊的。這種升壓技術的缺點在於升壓電平是不均勻的一在被選字線的源極側上的升壓電平(Vch-s，波形512)低於在被選字線的漏極側上的升壓電平(Vch-d，波形514)。通常，在位於溝道區直接上方的字線上，溝道區的升壓量與電壓的電平成比例並且與電壓的增加速率成比例，而少於存儲元件的Vth。
[0091]當沿被選NAND串的存儲元件的編程從字線到字線行進(開始於較低編號(源極側)字線例如WL0、WL1、……並且行進到較高編號(漏極側)字線例如WLf-l、WLf)時，Vch_d可超過Vch-s。在這個情況中，當較高編號字線被用來編程時，與較低編號字線通信的存儲元件已經至少部分被編程。因而，針對給定的NAND串，在被選字線(的源極側)下方的所有或一些存儲元件將具有被編程為並存儲在其相應浮置柵極中的電子，並且在被選字線(的漏極側)上方的所有或一些其它存儲元件將取決於編程模式而被擦除或部分編程。利用圖5A的升壓技術，與被擦除或僅部分編程的存儲元件關聯的溝道的區域經歷相對較高的升壓，而與完全被編程的存儲元件關聯的溝道的區域經歷相對較低的升壓。在升壓期間，被升壓的溝道電平Vch-d和Vch-s之差將減小，這是因為電子將從高的升壓電平514流到低的升壓區域512。結果，由於NAND串中的越來越多的存儲元件被編程，被升壓的溝道電平將減小。可以如虛線513所指示的那樣到達相等的升壓電平。可通過將更高通過電壓施加給已經處於編程狀態的存儲元件，或者更具體地，通過將較高通過電壓(例如VpaSS-S>VpaSS-d)施加給在被選字線的源極側上的字線而非在被選字線的漏極側上的字線，減小或補償溝道升壓電平的這個減小。[0092]見圖12A和圖12B用於經歷了本質非溝道升壓的被選NAND串的對應圖示。
[0093]圖5B2是在另一個實施例中示出圖5A的未被選NAND串的襯底中的溝道升壓電平的圖示。這裡，靠近WLn的多個選中的未被選字線在編程脈衝時間段期間接收漸增的電壓，以增加在選中的未被選字線直接下方並且在WLn直接下方的溝道區506的部分509的升壓。選中的未被選字線可以例如與存儲兀件534-536和538-540關聯。不靠近WLn的未被選字線在編程脈衝時間段期間不接收漸增電壓，使得在不靠近WLn的未被選字線直接下方的溝道區506的部分508和511中不增加升壓。例如，不靠近WLn的未被選字線可以與存儲元件520-533和541-551關聯。部分508和511被描述為處於相等電平。因而，在被選字線的任一側上，漸增電壓被施加給與被選字線相距指定數量的字線的選中數量的未被選字線。可選地，在被選字線的任一側上，漸增電壓不施加給並非與被選字線相距指定數量的字線的其它未被選字線。還見結合圖5J的討論。
[0094]圖5C示出在編程操作迭代的變成部分期間施加給被選字線的電壓。水平方向表示時間，而豎直方向表示幅度。圖5C至圖51的波形是時間對齊的。時間增量不必等距。波形590示出本文所述的額定步升，而波形592示出具有如結合圖1OC至圖101進一步所論述的慢步升的情況。
[0095]Vwl-sel (被選字線電壓)從t0至tl處於OV (或另一低電壓)。在步升時間tl處，Vwl-sel從OV步升至預編程脈衝電平Vpre-gram,其可與施加給一個或多個未被選字線的一個或多個通過電壓相同。由Vpass表示的這個電平可在t2之前到達實質穩定狀態電平，並且從t2至t4保持在這個電平。或者，Vwl-sel可繼續按給定速率增加，直到到達t4為止。t4是下一步升時間,其中在t4, Vwl-sel被增加到編程脈衝電平Vpgm並且在t5_t8的編程脈衝時間段期間至少被保持在這個電平處。t4至t5可以為過渡或步升時間段。注意到，在tl處的步升或斜升可與在t4處的步升或斜升具有不同的速率。可替選地，Vpre-program可不同於Vpass。例如,Vpre-program可能為OV (或另一低電壓),在該情況中,Vwl-sel從OV直接步升至Vpgm。
[0096]圖示出例如根據圖5A的溝道升壓技術，在編程驗證迭代的部分期間施加給未被選字線的固定電壓。在一個方法中Vwl-unsel (未被選字線電壓)與Vwl-sel —起在tl處步升，並且在編程脈衝時間段期間在Vpass處保持固定。通常，不同類型的未被選字線電壓(例如Vpass、Vpass_s/d和Vpass-lsb)可為獨立的，並且可具有它們自己的開始於tl處和開始於t4或t5處或甚至更晚的步升或斜升率。我們可區分兩個步升或斜升率:開始於tl處的、從OV到Vpass的第一個，以及開始於t4、t5或更晚的第二個。
[0097]圖5E示出當使用圖的未被選字線電壓時，例如針對圖5A的溝道升壓技術，在NAND串的襯底中的溝道升壓電平。可選地，在溝道中，Vbl在t0處增加(圖5F)，這致使預充電電壓(Vpre-charge)。當Vwl-unsel和Vwl-sel在tl處被步升至Vpass時,在Vch中存在對應的增加。然而，已經觀察到，當使用了固定的通過電壓時，在編程脈衝時間段期間，由於洩漏電流的出現，溝道升壓電平一般不保持在固定電平處，而是而消散。存在各種可能的溝道洩漏源，例如到欠升壓的溝道區的洩漏，由於反向偏壓溝道區域而造成的溫度相關的洩漏，以及由與具有相對低的偏壓字線電壓的並處於高編程狀態的存儲元件特別靠近的GIDL (柵極導致的漏極洩漏)導致的洩漏電流。通常利用任何溝道升壓方案都可能發生洩漏，而無關乎是否存在一個連續的溝道區(例如圖5A中的那樣)或者存在由隔離電壓限定的多個溝道區(例如圖8A、圖9A和圖1OA中的那樣)。結果，程序幹擾的可能性增加。在下面更詳細地描述解決這個問題的升壓技術。
[0098]圖5F示出在編程驗證迭代的編程部分期間施加給圖5A的未被選NAND串的位線202的電壓。波形560示出提升電壓Vbl例如Vdd (例如2-3V)，其在t0處施加給未被選NAND串以使漏極側選擇柵極為不導通。在使漏極側選擇柵極不導通之前，由於Vbl到達溝道，造成溝道的一些預充電(Vpre-charge)發生。當選擇柵極的選擇柵極電壓沒有超過選擇柵極Vbl和Vth的之和時，被該選擇柵極不導通。當選擇柵極為不導通的時，在未被選NAND串下方的襯底溝道區中可保持預充電和升壓電平。相反，波形562示出Vbl，其被施加給被選NAND串的位線204，以使漏極側選擇柵極導通，從而使得在被選NAND串下方的襯底溝道區中不保持升壓。又見圖12B。相反，對位線和溝道進行接地允許編程能夠在被選NAND串的被選存儲元件中發生。在一些編程方案中，Vbl被設置在零之上而在Vdd之下以部分地禁止或減慢編程速率。
[0099]圖5G示出在編程驗證迭代的編程部分期間向與圖5A的未被選NAND串的漏極側選擇柵極通信的線206施加的電壓。如所提及的，在t0處，Vsgd被設置為高電平例如Vdd，以使漏極側選擇柵極對於Vbl=OV的被選NAND串導通，或者使漏極側選擇柵極對於Vbl=Vdd的未被選NAND串不導通。Vsgd可在Vbl之前、與Vbl同一時間、或在Vbl之後上升。在其它實施例中，在從t0至tl的預充電操作期間，漏極側選擇柵極電壓被升高至高於Vsgd或Vdd的電壓，以能夠將位線電壓Vbl傳送至溝道區域506。在預充電操作的結尾處，選擇柵極電壓被降低至Vsgd或Vdd以使漏極側選擇柵極為不導通。這樣的實施例的優點在於:溝道506可被預充電至更高電平並從而當隨後施加通過電壓時導致更高溝道升壓。
[0100]圖5H示出在編程驗證迭代的編程部分期間向圖5A的未被選NAND串的源極線210施加的電壓。Vs被設置為高電平例如Vdd。在一個構造中，源極線共用於塊中的所有NAND串，而無論是被選的還是未被選的NAND串。在其它實施例中，可施加低於Vdd的電壓(例如1-2V)。
[0101]圖51示出在編程驗證迭代的編程部分期間向與圖5A的未被選NAND串的源極側選擇柵極通信的線208施加的電壓。由於Vs被設置為高，所以Vsgs被設置為0V，以使源極側選擇柵極針對被選和未被選NAND串為不導通。注意到大體上，甚至無需施加高的Vs電壓，源極側選擇柵極就可為不導通，但是，通過施加偏壓電壓>0V進一步改善源極側選擇柵極的隔離特性。
[0102]圖5J示出例如針對圖5A的第一溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓線性斜升或非線性斜升。具體地，為了抵消例如結合圖5E論述的溝道升壓洩漏，當最有可能發生程序幹擾生時，在所有或一部分編程脈衝時間段期間，Vwl-unsel以受控方式被逐漸增加。該增加由從t4至t8的傾斜實線來指示，其中，在t8到達最大電平Vmax。如結合圖1進一步論述的，控制電路100的功率控制模塊116可以被配置為用於這個目的。這個逐漸增加用於通過抵消或補償溝道洩漏電流來減小或補償溝道升壓電平中的下落。在一些情況中，溝道升壓電平的一些減小可能仍然但是是以減小的速率發生。隨著時間的推移,Vwl-unsel的逐漸增加可以是具有固定的增加速率的線性的(例如波形570)，或者是具有變化的增加速率的非線性的(例如波形572)。此外，如圖5L中示出的，該增加可以是基本上連續的(例如斜坡形)，例如是基於功率控制模塊116可提供的最低電壓增量的斜坡型的，或者是步進的。Vwl-unsel可在t5_t8的編程脈衝時間段的大部分(例如超過一半)期間增加。Vwl-unsel從而在編程脈衝時間段內增加。在所示的方法中，Vwl-unsel在t4處開始增加，同時Vwl-sel從Vpre-program步升並且開始接近Vpgm。通常,程序幹擾的風險在當Vwl-sel已經到達高電平(例如Vpgm)時是最大的,所以Vwl-unsel增加的時間段應該對應於Vwl-sel為高或正過渡到或靠近最終高電平的時間段。
[0103]在示出的方法中，增加是斜坡形的，以在編程脈衝時間段期間以固定速率或斜率逐漸或實質連續地增加。針對在使用Vpgm的不同電平的不同編程驗證迭代,Vwl-unsel的增加可相同(例如相同的增加斜率和持續時間)。在另一方法中，Vwl-unsel的增加取決於Vpgm,使得當Vpgm更高時,使用更高的增加速率和/或更長的增加持續時間。從而,在稍早的編程操作的編程驗證迭代中，不使用Vwl-unsel的增加或使用Vwl-unsel的較低的增加，並且在稍後的程序操作的編程驗證迭代中，使用Vwl-unsel的增加或較高的增加。這個方法解決了當Vpgm為最大時程序幹擾為最大的事實，以使得可以對Vpgm的電平定製用於增加的Vwl-unsel的對策。在另一方法中,在編程脈衝(t4)的開始處的Vwl-unsel也可依賴於Vpgm。這個方法解決了當Vpgm為最大時程序幹擾為最大的事實，以使得可以對Vpgm的電平定製用於同樣在編程脈衝開始處使用更高的Vwl-unsel的對策。S卩，在編程脈衝的開始處(例如t4處),Vwl-unsel的初始電平(例如Vpass)可以比當編程脈衝電壓更高時更高。
[0104]此外，所有未被選字線或僅特定未被選字線可接收漸增電壓。因而，一些未被選字線可接收漸增電壓而另一些未被選字線接收固定電壓。例如，在存在沿整個NAND串的一個連續溝道區506的圖5A和圖5B2中，靠近被選字線的選中的未被選字線可逐漸接收漸增Vsl-unsel例如波形570或572。這會增加在選中的未被選字線直接下方以及在被選字線直接下方的溝道區的部分509中的升壓電平，其中，該部分最需要防止幹擾。例如，靠近的字線例如WLn-3至WLn-1以及WLn+Ι至WLn+3可以接收圖5J的波形，該波形在編程脈衝時間段期間增加，而更遠離被選字線的其它未被選字線接收圖的波形，該波形在編程脈衝時間段期間不增加。該靠近的字線可替選地接收在編程脈衝時間段期間增加的另一波形，如圖5L、圖7A、圖7B、圖1OC和圖1OF所示的那樣。在WLn的源極側上的指定編號NI的字線、以及在WLn的漏極側上的指定編號N2的字線，可接收在編程脈衝時間段期間增加的波形。NI和N2是大於或等於I的整數，並且可以相同或不同。
[0105]不同的未被選字線也可以接收以不同速率漸增的電壓。例如，更靠近被選字線的未被選字線例如WLn-1和WLn+Ι可以比更遠離被選字線的未被選字線接收更高的增長並且/或者在更高電平處開始。Vpass (η-1)是施加給WLn-1的電壓,而Vpass (n+1)是施加給WLn+Ι的電壓。Vpass (n-1/n+l)表不兩個電壓。適用於本文的任意升壓技術該偏壓模式減小了被選WL (WLn)和相鄰鄰居字線(WLn-Ι和WLn+Ι)之間的電壓差，以減小這些字線之間的崩潰或洩漏的可能性。而且，通過提供額外的「寄生」耦合，在鄰近字線上的更高偏壓電壓助於編程被選字線上的存儲器單元。結果，與鄰近未被選字線不比非鄰居未被選字線使用更高的電壓的情況相比，可減小在被選字線上的編程電壓。此外，在被選字線的源
極側上的未被選字線(WLn-2、WLn-3、......)可以比在被選字線的漏極側上的未被選字線
(WLn+2、WLn+3、......)接收更高電壓，這是因為在漏極側上的單元已經被編程並且更不易
受程序幹擾(更準確地說，Vpass幹擾)的影響。因而，在不需要增加程序幹擾(例如Vpass幹擾)的可能性的情況下，在那些字線上的更高Vpass是可能的。
[0106]在編程脈衝時間段期間增加未被選字線的電壓時是有利的，這是因為其補償或減小了溝道洩漏效應，同時避免了其它方法的缺點。例如，由於洩漏發生在較短的時間段內，因此減小編程脈衝時間段(編程脈衝寬度)會減小溝道洩漏效應，導致了被升壓的溝道電平的降低，以及溝道洩漏總量的降低，然而這是以增加了完成編程所需要的最終Vpgm並且甚至有可能由於可能需要更多的編程循環而增加編程時間為代價的。此外，編程脈衝時間段的減小受字線RC延遲所限。
[0107]圖5K例如基於圖5J的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。作為一個示例，由於用於對溝道洩漏進行補償的Vwl-unsel漸增，因而溝道升壓電平是近似恆定的。如所提及的，通常，在位於溝道區直接上方的字線上，溝道區的升壓量與電壓的電平成比例並且與電壓的增加速率成比例，而少於存儲元件的Vth。通過在編程脈衝時間段期間保持近似恆定的溝道升壓電平，相比於在編程脈衝時間段期間溝道升壓電平減小的情況，可減小程序幹擾，如圖5E中的那樣。一些溝道升壓電平的減小仍然可能發生，但是將小於Vwl-unsel恆定的情況。
[0108]圖5L示出在編程驗證迭代的編程部分期間施加給未被選字線的步進式漸增電壓，作為對圖5J的斜坡電壓的可替選。可配置每個步調的幅度變化(步調高度或步調升高)和/或持續時間。在一個方法中，在階梯中的步調高度近似相等並且/或者步調的持續時間近似相等。到達最大電平Vmax。如果使用了不相等的步調高度，則例如，較大的步調之後可能緊跟較小的步調或反之亦然。如果使用了不相等的步調持續時間，則例如，較長的步調之後可能緊跟較短的步調，或反之亦然。步調高度可以大於功率控制模塊116可提供的最小電壓增量。還可使用將離散步調與斜坡結合的波形。其它變化是可以的。如下面進一步論述的，還可使用對Vwl-unsel的基於時間的變化。或者，Vwl-unsel可為溫度不相關的。
[0109]圖5M例如基於圖5L的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。通常溝道升壓電平在當Vwl-unsel為恆定時例如在步調的行進期間減小，並且在步調的上升期間增加，因而預計減小和增加的重複模式。編程脈衝時間段t5-t8被示出以用於參考。
[0110]在減小程序幹擾中的另一考慮在於存儲器設備的溫度變化可影響溝道升壓電平。例如圖6A針對不同溫度示出取決於用於典型升壓技術的未被選字線的通過電壓的位誤差的曲線。
[0111]與程序幹擾相關的位誤差對於處於已擦除狀態中的存儲元件一般是最高的。y軸示出多個位誤差並且X軸示出通過電壓。曲線600、602和604分別提供了針對25°C、55°C和85°C溫度的數據。每個曲線具有不同的點(由圓點來標記的最小值)，在該點處，誤差的數量是最小的。該點是最佳通過電壓例如分別用於曲線600、602或604的Vpass-optl、Vpass_opt2、或Vpass_opt3。在更高溫度處,更高Vpass由於更佳溝道升壓而可導致更少誤差，一直到作為最佳Vpass的特定點。高於最佳Vpass,誤差由於Vpass幹擾而減小。溫度越低則最佳Vpass越低。
[0112]圖6B根據圖6A示出用於典型溝道升壓技術的未被選字線的取決於溫度的最佳通過電壓。最佳Vpass可被近似為溫度的線性方程(虛線)。結果，最佳Vpass的取決於溫度的變化可由恆定溫度係數來描述。通過取決於溫度在編程期間調整未被選字線的通過電壓，存儲器設備的性能可被改善。特別地，當溫度更高時，可使用更高的通過電壓。類似地，在編程脈衝時間段期間增加通過電壓的升壓技術中，當溫度更高時，可使用更高的增加速率和/或更長的增加持續時間。
[0113]圖7A例如針對圖5A的第一溝道升壓技術示出在編程驗證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓取決於溫度斜坡形地增長。如結合圖5J論述的延伸那樣，波形700、702和704可分別被用於相對高的溫度例如85°C、中間溫度例如55°C、以及相對低的溫度例如25°C。到達最大電平Vmaxl、Vmax2和Vmax3。在一個可能方法中,給定的波形用於一個溫度範圍。例如，波形700可被用於70°C或更高的溫度，波形702可被用於從40°C至70°C的溫度，而波形704可被用於40°C以下的溫度。通過定製溫度與速率的比率，甚至是在存儲器設備的不同溫度環境中也可以最佳地減小程序幹擾。此外，由於當溫度越低時Vpass越低,所以在較低溫度處的Vpass幹擾被減小。
[0114]斜坡率可由根據溫度的描述了 Vwl-unsel每單位時間的變化速率的係數來設置。
[0115]圖7B示出在編程驗證迭代的編程部分期間施加給未被選字線的取決於溫度的步進式漸增電壓，作為對圖7A的斜升電壓的可替選。如結合圖5L論述的延伸那樣，波形720、722和724可分別被用於85°C、55°C、以及25°C。到達最大電平Vmaxl、Vmax2和Vmax3。在一個可能方法中，給定的波形用於一個溫度範圍。例如，波形720可被用於70°C或更高的溫度，波形722可用於從40°C至70°C的溫度，而波形724可被用於40°C以下的溫度。步調高度和/或步調持續時間可以取決於溫度。在這個示例中，每個步調的高度是取決於溫度(對於更高溫度的更大步調高度)的，而步調的持續時間(t8-t7、t7-t6以及t6-t5)獨立於溫度。
[0116]圖8A描述用於示出第二溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。由於在WLn的源極側上的隔離電壓Viso-s的應用以及在其它未被選字線上的非隔離電壓的應用，在襯底510中限定第一溝道區802和第二溝道區800。這個方法允許獨立升壓電平能夠在不同的溝道區域中實現。在一個方法中，隔離電壓被施加給相對靠近WLn的字線，從而為在WLn的源極側上的被編程的存儲元件、以及為在WLn的漏極側上的未被編程的或僅部分編程的存儲元件提供單獨的溝道升壓區。然而，隔離字線可例如由少量字線而與WLn分開，以使得隔離電壓不有害地影響在WLn下方的溝道升壓電平。
[0117]隔離電壓可為相對小的電壓例如0-3V，其是足夠小的以基本上隔離在接收隔離電壓的字線(隔離字線)任一側上的襯底中的溝道區。與之比較，額定Vwl-unsel可能例如為6-10V。此外，多個相鄰字線的集合可接收隔離電壓，以更加強勁地隔離在接收隔離電壓的字線集合的任一側上的襯底中的溝道區。此外，為了向隔離區提供逐漸過渡，與隔離字線相鄰的一個或多個字線可接收電壓(Vint),該電壓位於Viso和額定Vwl-unsel的中間。
[0118]在這個示例中，Viso-s被施加給與存儲元件531通信的字線，並且Vint被施加給與接收Viso-s的字線相鄰的未被選字線。具體地，Vint被施加給與存儲元件530和532通信的字線。在隔離字線的源極側，Vpss-s被施加給與存儲元520和529通信的字線。進一步地在隔離字線的漏極側上，Vpass-lsb被施加給與存儲元件533至536以及538至551通信的字線。Vpass-lsb是例如6-10V的局部自升壓電壓。WLn在第一溝道區802上方直接延伸。溝道區800的升壓由位於溝道區800的直接上方的字線的電壓來設置，導致了圖8B的溝道升壓圖像804。在接收Vpass-s的字線下方實現升壓電平Vch_s,而在接收Vint的字線(以及存儲元件530)下方實現更低的升壓電平。類似地，在接收Vpass-lsb的字線下方實現升壓電平Vch-1sb808，而在接收Vint的字線(以及存儲元件532 )下方實現更低的升壓電平。在接收Viso-s的字線(以及存儲元件531)的下方實現依賴於偏壓電壓Vint、Viso-s和存儲元件狀態的甚至更低的升壓電平。
[0119]在一個方法中，由於Vpass-1sb僅被施加給少量的字線，因此其可以高於Vpass-d,這是因為存儲元件接觸Vpass-1sb的時間比接觸Vpass-d的時間更短。Vpass-s可以比Vpass-lsb或Vpass-d高得多，這是因為關聯的存儲元件已被編程並因此更少受程序幹擾影響。Vpass-1sb可以高於Vpass-d,這是因為其被施加給更少WL,並且因此每個WLn在更短總計時間接觸Vpass-1sb並且因此將更不關心Vpass幹擾。此外，高Vpass可致使例如在WLn+2和WLn+3上的Vpass幹擾，而將高Vpass施加給WLn_2和WLn_3可能是安全的。在一些實施例中，出於這個理由，在WLn的源極側上的Vpass-1sb可比WLn的漏極側上的 Vpass-1sb 更高。
[0120]圖8B是示出圖8A的未被選NAND串的襯底中的溝通升壓電平的圖示。圖8A和圖8B的X軸是對齊的。如所提及的，波形804表示在隔離字線的源極側上的升壓電平，而波形808表示在隔離字線的漏極側上的升壓電平。
[0121]圖9A描述用於示出第三溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。這個升壓技術本質為圖8A的技術的逆轉，並且在WLn的漏極側而不是源極側上使用隔離電壓。但是，這個升壓技術比其它升壓技術優勢更少，因為其隔離了在漏極側處的差的被升壓的溝道區的區域。
[0122]具體地，由於在WLn的漏極側上的隔離電壓Viso_d的應用以及在其它未被選字線上的非隔離電壓的應用，在襯底510中限定第一溝道區900和第二溝道區902。這個方法允許在不同的溝道區中實現獨立溝道電平。
[0123]Viso-d被施加給與存儲元件543通信的字線，並且Vint被施加給與接收Viso-d的字線相鄰的未被選字線。具體地，Vint被施加給與存儲元件542和544通信的字線。在隔離字線的源極側上，Vpass-1sb被施加給與存儲元件520至536和538至541通信的字線。進一步地，在隔離字線的漏極側上，Vpass-d被施加給與存儲元件545至551通信的字線。WLn在第一溝道區900直接上方延伸。由在溝道區900的直接上方的字線的電壓設置溝道區900的升壓，以導致圖9B的溝道升壓圖像904。在接收Vpass-lsb的字線下方實現升壓電平Vch-1sb,而在接收Vint的字線(以及存儲元件542)下方實現更低的升壓電平。類似地，在接收Vpass-d的字線下方實現升壓電平Vch-d908,而在接收Vint的字線(以及存儲元件544)下方實現更低的升壓電平。在接收了 Viso-d的字線(以及存儲元件543)下方可實現甚至更低的升壓電平。例如，當使用源極到漏極字線編程次序時，Vpass-d可為與Vpass-1sb 相同或比 Vpass-1sb 更小。
[0124]圖9B是示出圖9A的未被選NAND串的襯底中的溝通升壓電平的圖示。圖9A和圖9B的X軸是對齊的。如所提及的，波形904表示在隔離字線的源極側上的溝道電平，而波形908表示在隔離字線的漏極側上的溝道電平。
[0125]圖1OA描述用於示出第四溝道升壓技術的、圖2A的未被選NAND串212的剖視圖。這個升壓技術結合了圖8A和圖9A的技術。該升壓技術在WLn的源極側和漏極側都使用了隔離電壓。具體地，由於在WLn的漏極側上的隔離電壓Viso-s的應用、在WLn的漏極側上的隔離電壓Viso-d的應用以及在其它未被選字線上的非隔離電壓的應用，在襯底510中限定第一溝道區1002、第二溝道區1004、第三溝道區1000。
[0126]這個方法允許在不同的溝道區中實現獨立溝道電平，在一個方法中，隔離電壓被施加給在WLn的任一側上的、相對靠近WLn的字線，從而為在WLn的源極側上的被編程的存儲元件、為在WLn的漏極側上的未被編程的或僅部分編程的存儲元件、以及為在WLn直接下方延伸的小溝道區提供獨立的溝道升壓區。
[0127]Viso-s被施加給與存儲元件531通信的字線，並且Vint被施加給與接收了Viso-s的字線相鄰的未被選字線。具體地，Vint被施加給與存儲元件530和532通信的字線。
[0128]Viso-d被施加給與存儲元件543通信的字線，並且Vint被施加給與接收了Viso-d的字線相鄰的未被選字線。具體地，Vint被施加給與存儲元件542和544通信的字線。
[0129]在接收Viso-s的字線的源極側上，Vpass-s被施加給與存儲元件520至529通信的字線。在接收Viso-s的字線與WLn之間，Vpass-lsb被施加給與存儲元件520至存儲元件529通信的字線。在WLn與接收Viso-s的字線之間，Vpass-lsb被施加給與存儲元件538至存儲元件541通信的字線。在接收Viso-d的字線與S⑶之間，Vpass-d被施加給與存儲元件545至存儲元件551通信的字線。
[0130]圖1OB是示出圖1OA的未被選NAND串的襯底中的溝通升壓電平的圖示。圖1OA和圖1OB的X軸對齊。溝道電平Vch-lsb、Vch-d和Vch-s被實現在第一溝道升壓區、第二溝道升壓區和第三溝道升壓區中(分別為波形1010、1012和1006)。
[0131]圖1OC例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術，示出在編程驗證迭代的編程部分期間施加給未被選字線的電壓。圖5F至圖51的波形可以與圖1OC和圖1OD的波形一起使用。圖5F至圖51的時間標尺與圖1OC和圖1OD的時間標尺對應。波形1066示出 Viso-s 或 Viso-d (例如 Viso-s/d),而波形 1064 示出 Vint。波形 1060 示出 Vpass-s或Vpass-d (例如Vpass-s/d),而波形1062不出Vpass-1sb0對于波形1062,到達最大電平Vmax。為了簡化，Vpass-s、Vpass-d和Vpass-lsb被示出為在tl處被步升至相同電平，儘管它們也可被步升至不同電平，如所論述的那樣。
[0132]在這個示例中，對WLn在其直接上方延伸的溝道的升壓有貢獻的未被選字線在編程脈衝時間段期間使其電壓增加，並且在另一溝道直接上方延伸的未被選字線在編程脈衝時間段期間不使其電壓增加。可替選地，靠近WLn例如在WLn的任一側上的幾個字線內的未被選字線可以在編程脈衝時間段期間使它們的電壓增加。這些方法通過保持關聯的溝道升壓電平(圖10D的波形1070)，解決對與WLn通信的存儲元件的程序幹擾機率的增加。在這個方法中，由於Vpass幹擾的風險更小，因此例如在遠離WLn的字線的下方允許針對一個或多個其它溝道升壓區減小溝道升壓電平(圖10D的波形1072)是可接受的。限制Vpass被增加的未被選字線還可減小針對關聯存儲元件的Vpass幹擾的風險。
[0133]另一方面涉及在tl處對於未被選字線而步升電壓的速率。已經發現，相比於一個或多個相鄰溝道升壓區而言，在更慢速率的步升對於WLn的溝道升壓區是有利的。由於溝道升壓針對相鄰溝道區而被更快地步升，所以在隔離存儲元件(例如接收了 Viso-s/d的未被選NAND串的存儲元件)的源極/漏極區上方提供偏壓。這可改善在隔離存儲元件的任一側上的溝道區與對應隔離字線之間的隔離。利用在WLn下方的溝道區的更慢的升壓，以及Vpass-1sb的增加，在WLn下方的溝道區的升壓變得更健壯，這是因為溝道洩漏電流的效應被抑制或者至少部分地被補償，使得抑制了程序幹擾。
[0134]波形1060在tl處開始步升，並且針對步升時間t2或步升速率Vpass-s/d/(t2-tl)，在t2處基本到達穩定狀態值。波形1062在tl處開始步升，並且針對更長的步升時間(t3-tl)或更慢的步升速率Vpass-lsb/ (t3_tl),在t3處基本到達穩定狀態值。在從t3至t4的、處於穩定狀態電平下的簡短時間之後，波形1062在t4處開始其受控的增加，與此同時，Vwl-sel開始它的到Vpgm的步升。在編程脈衝時間段之前，施加給被選字線的電壓可以在比Vpass-s/d步升的速率更慢的速率下類似步升。見圖5C中用於這個更慢的步升速率的示例的波形592。在一個方法中，施加給被選字線的電壓可在與步升速率Vpass-s/d相同的速率下步升。
[0135]圖1OD例如基於圖1OC的未被選字線電壓，示出圖5A、圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1070指示出當施加漸增的Vpass-1Sb (波形IOC中的波形1062)時溝道升壓電平Vch-1sb是近似恆定的。波形1072指示出當施加固定Vpass-s/d (波形IOC中的波形1060)時溝道升壓電平Vch-s或Vch-d (例如Vch-s/d)降低。
[0136]在圖8A的實施例中，波形1060表示Vpass-s而波形1072表示Vch_s和Vch_d。在圖9A的實施例中，波形1060表示Vpass-d而波形1072表示Vch_d。
[0137]圖1OE示出圖1OD的溝道升壓電平之差。該差為:Λ Vch=Vch_s/d - Vch-lsb。由於Vpass-s/d比Vpass-lsb的更快的斜升，因此從大約tl至t3Vch_s/d比Vch-lsb,的升壓電平暫時更高。如所提及的，這助於改善隔離字線的任一側上的溝道區之間的隔離。通過稍微更早且更高地升壓Vch-s/d，實現了兩個效果。第一，來自Vch-s/d區域的被升壓電荷/電子可流至Vch-1sb區域，以這種方式，改善了 Vch-1sb區域的溝道/預充電。以及第二，通過更早地升壓Vch-s/d區域，由於從Vch-1sb區域到Vch-s/d區域的導通因為在Vch_s/d區域上的更高偏壓而降低，所以改善了在不同的被升壓的溝道區之間的隔離，這助於使受Viso控制的存儲元件能夠較差地導通。基本上，電子可從Vch-s/d區域流至Vch-1sb區域，但是在Vch-1sb區域開始升壓之後難於流回至Vch-s/d區域。
[0138]圖1OF例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術，示出在編程驗證迭代的編程部分期間施加給未被選字線的可替選電壓。在這個方法中，儘管Vpass-s/d (波形1080)和Vpass-lsb (波形1062)可被增大不同的量，但是它們在編程脈衝時間段期間均被增加。例如在一個方法中，Vpass-1sb的增量可大於Vpass-s/d的增量。如之前論述的那樣，可替選地使用步升波形或者其它波形形狀。波形1062和1080分別到達最大電平Vmaxla和 Vmaxlb0
[0139]圖1OG例如基於圖1OF的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1070指示出當施加漸增的Vpass-1sb (波形IOF中的波形1062)時溝道升壓電平Vch-1sb是近似恆定的。波形1082指示出當施加固定Vpass-s/d (波形IOF中的波形1080)時溝道升壓電平Vch-s或Vch_d (例如Vch-s/d)也是近似恆定的。這個方法有利地實現了不同溝道中的近似恆定的溝道升壓電平。
[0140]在圖8A的實施例中，波形1080表示Vpass-s而波形1082表示Vch_s和Vch_d。在圖9A的實施例中，波形1080表示Vpass-d而波形1082表示Vch_d。[0141]圖1OH示出例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術，在編程驗證迭代的編程部分期間施加給未被選字線的可替選電壓。這個方法不需要在編程脈衝時間段期間增加未被選字線電壓。然而，仍可實現在溝道升壓區之間的較佳隔離的上述提及的優點。在這樣的情況中，Vpass-s/d (波形1084)和Vpass-lsb (波形1086)在編程脈衝時間段期間都是近似恆定的，但是Vpass-s/d的坡升速率快於Vpass-lsb的坡升速率。
[0142]圖101例如基於圖1OH的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1090指示出當施加漸增Vpass-1sb (波形IOH中的波形1086)時溝道升壓電平Vch-1sb減小。波形1088指示出當Vpass-s/d (波形IOH中的波形1084)是恆定的時溝道升壓電平Vch-s或Vch-d (例如Vch-s/d)也減小。
[0143]在圖8A的實施例中，波形1084表示Vpass-s而波形1088表示Vch_s和Vch_d。在圖9A的實施例中，波形1084表示Vpass-d而波形1088表示Vch_d。
[0144]圖1lA示出例如基於圖8A或圖9A的升壓技術的編程方法。步驟1100開始用於被選字線的編程操作。這個操作可以例如為多個趟次操作的一個趟次，或者單編程操作趟次。步驟1102開始編程操作的編程驗證迭代。步驟1104配置未被選NAND串以允許升壓。例如，這可涉及設置Vsgd和Vbl以使漏極側選擇柵極為不導通的。可選地，預充電被傳遞至未被選NAND串的溝道，如之前論述的那樣。步驟1106將隔離電壓(Viso-s/d)施加至未被選字線中的至少一個以限定第一和第二溝道區。圖8A的示例是第一溝道區802和第二溝道區800。圖9A的示例是第一溝道區900和第二溝道區902。
[0145]在步升時間(tl)處，步驟1108以第一較慢速率將WLn的電壓從OV (或其它電平)步升至預編程脈衝電平(例如Vpass)。可選地，WLn的電壓可以以第二較快速率步升。在步升時間(tl)處，步驟1110將在第一溝道區直接上方延伸的至少一個未被選字線的電壓(例如Vpass-lsb)從OV (或其它電平)步升至預編程脈衝電平。圖8A中的在第一溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件533至536以及538至551關聯的字線。圖9A中的在第一溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件520至536以及538至541關聯的字線。
[0146]在步升時間(tl)處，步驟1112將在第二溝道區直接上方延伸的至少一個未被選字線的電壓(例如Vpass-s/d)從OV (或其它電平)以第二較快速率步升至預編程脈衝電平(例如Vpass)。圖8A中的在第二溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件520至529關聯的字線。圖9A中的在第二溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件545至551關聯的字線。
[0147]步驟1114將在第一溝道區直接上方延伸的WLn的電壓從步驟1108的預編程脈衝電平步升至編程脈衝電平(Vpgm)，並且在編程脈衝時間段內保持至少Vpgm。Vpgm是足夠用於編程存儲元件的電平。典型地，以具有固定幅度的單個脈衝來提供Vpgm，儘管在單個編程脈衝中可以具有變化幅度。Vpgm可根據編程操作中的編程驗證迭代的循環編號或迭代編號。步驟1116在編程脈衝時間段期間增加了在第二溝道區直接上方延伸的至少一個未被選字線的電壓。
[0148]作為當前編程驗證迭代的驗證部分的部分，步驟1118使用一個或多個驗證電平來執行驗證操作。驗證電平的示例包括圖3A和圖3D中的VvaL、VvbL和VvcL，圖3B中的VvLM,以及圖3C和圖3E中的Vva、Vvb和Vvc。在步驟1120的決策處，如果已經達到用於被選存儲元件的目標驗證電平，則在步驟1112處編程狀態被設置為對存儲元件和其被選NAND串鎖定。具有鎖定狀態的NAND串在下一編程驗證迭代中變為被禁止或未被選NAND串O
[0149]如果沒有達到用於被選存儲元件的目標電平，則到達決策步驟1124，在決策步驟1124處，如果指示了額外編程驗證迭代(例如當所有被選存儲元件或所有的較少可允許位忽視數量還沒有被編程並且最大數量的編程驗證迭代還沒有被執行時)，在步驟1102處開始下一編程驗證迭代。在決策步驟1124處，如果沒有指示額外的編程驗證迭代(例如，所有被選存儲元件，或所有的較少可允許位忽視數量，已被編成或者最大數量編程驗證被執行)，則在步驟1126處完成編程操作。
[0150]圖1lB示出例如基於圖1OA的升壓技術的編程方法。步驟1100、1102、1104、1108、1110、1114、1118、1120、1122、1124 和 1126 與圖1lA 中的相同。步驟 1150 不同於步驟 1106，在於步驟1150將隔離電壓(例如Viso-s/d)施加給未被選字線中的至少兩個，以限定第一溝道區、第二溝道區和第三溝道區。圖1OA中的示例分別包括第一溝道區1002、第二溝道區1004和第三溝道區1000。在步升時間(tl)處，步驟1152將在第二溝道區直接上方延伸的至少一個被選字線的、以及在第三溝道區直接上方延伸的至少一個被選字線的電壓(例如Vpass-s/d),以第二更快速率從OV (或其它電平)步升至預編程脈衝電平。
[0151]圖1OA中的在第二溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件545至551關聯的字線。圖1OA的在第三溝道區直接上方延伸的至少一個未被選字線的示例包括與存儲元件520至529關聯的字線。
[0152]步驟1154在編程脈衝時間段期間增加在第二溝道區直接上方延伸的至少一個未被選字線的電壓，以及在第三溝道區直接上方延伸的至少一個未被選字線的電壓。
[0153]圖1lC示出例如基於圖5A的升壓技術的額外編程方法。這個方法通常可應用於任意的所提及的升壓技術以及其它升壓技術。這個方法涉及在編程脈衝時間段期間對靠近被選字線WLn (例如在WLn的任一側上離WLn特定數量的字線(諸如2_6個字線)內)的未被選字線增加通過電壓，而在編程脈衝時間段期間對不靠近被選字線WLn (例如不在離WLn特定數量的字線內)的未被選字線不增加通過電壓。可以與其它靠近的未被選字線相同地對待WLn-1和WLn+Ι，或者如果希望則例如通過在編程脈衝時間段期間不增加其電壓，與其它靠近的未被選字線不同地對待WLn-1和WLn+Ι。作為示例，可以對於WLn_3至WLn-1和WLn+Ι至WLn+3而不對於其它字線提供電壓增加。又見圖5B2。作為另一個示例，其中WLn-1和WLn+Ι被不同地對待，可針對於WLn-3至WLn_2和WLn+2至WLn+3而不針對其它字線來提供電壓增加。
[0154]步驟1100、1102、1104、1118、1120、1122、1124 和 1126 與圖1lA 中的相同。在步升時間tl處，步驟1160將WLn的電壓從OV步升至預編程脈衝電平例如Vpass。在步升時間處，步驟1162將所有未被選字線的電壓從OV步升至預編程脈衝電平例如Vpass。步驟1164在編程脈衝時間段期間將WLn的電壓從預編程脈衝電平步升至Vpgm並且保持Vpgm。步驟1166在編程脈衝時間段期間增加靠近WLn的至少一個未被選字線的電壓。步驟1168在編程脈衝時間段期間不增加不靠近WLn的至少一個未被選字線的電壓。可選地，步驟1168可以增加不靠近WLn的至少一個未被選字線的電壓，但是其程度小於步驟1166中的針對靠近WLn的至少一個未被選字線的增加。[0155]圖12A示出圖2A的被選NAND串214的剖視圖。相比於之前論述的未被選NAND串，被選NAND串與NAND串部分1202和1204是端對端的，具有源極側選擇柵極1219和漏極側選擇柵極1252。區1206表示在NAND串直接下方的襯底510中的溝道。存儲元件1210-1251在NAND串中延伸。
[0156]圖12B是示出圖12A的被選NAND串的襯底中的無溝道升壓的圖示。圖12A和圖12B的X軸是對齊的。在這個示例中，溝道未被配置為用於升壓，因此在編程脈衝時間段期間沒有升壓發生。
[0157]因此，可以看到，提供了一種非易失性存儲系統，其包括在襯底上的NAND串中形成的非易失性存儲元件集合，該NAND串包括被選擇在編程驗證迭代中編程的至少一個NAND串(214)，以及未被選擇在編程驗證迭代中編程的至少一個NAND串(212)，非易失性存儲元件集合與多個字線通信，該多個字線包括被選擇在編程驗證迭代中編程的字線(WLn)和未被選擇在編程驗證迭代中編程的字線(WL0至WLn-1 ;WLn+l至WLf)。非易失性存儲系統還包括至少一個控制電路(110，150)，該至少一個控制電路結合編程驗證迭代的編程部分一起:(a)配置至少一個未被選NAND串以允許在至少一個未被選NAND串下方的襯底的至少一個溝道區中的升壓，(b)在處於編程脈衝時間段(t5-t8)之前的步升時間(t4)處，將被選字線的電壓從相應預編程脈衝電壓(Vpass)步升至編程脈衝電壓(Vpgm)，並且在編程脈衝時間段(t5-t8)期間保持編程脈衝電壓，以及(c)升壓至少一個溝道區，將漸增電壓(Vpass-lsb)施加給未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個。
[0158]在另一個實施例中，提供一種用於結合編程驗證迭代的編程部分一起編程非易失性存儲系統的方法，該非易失性存儲系統包括在襯底上的NAND串中形成的非易失性存儲元件集合。該方法包括:(a)選擇在編程驗證迭代中編程的至少一個NAND串(214)，而至少一個NAND串(212)未被選擇在編程驗證迭代中編程，(b)選擇在編程驗證迭代中編程的字線(WLn)，該被選字線處於與NAND串通信的多個字線中，而多個字線的至少一個未被選字線(WL0至WLn-1 ；WLn+l至WLf)未被選擇在編程驗證迭代中編程，(c)配置至少一個未被選NAND串以允許在該至少一個未被選NAND串下方的襯底的至少一個溝道區中的升壓，(d)將被選字線的電壓從相應預編程脈衝電壓(Vpass)步升至編程脈衝電壓(Vpgm)，(e)在編程脈衝時間段(t5-t8)期間保持編程脈衝電壓，以及(f)升壓至少一個溝道區，將漸增的電壓(Vpass-lsb)施加給未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個。
[0159]在另一個實施例中，提供了一種非易失性存儲系統，其包括在襯底上的NAND串中形成的非易失性存儲元件集合，該NAND串包括被選擇在編程驗證迭代中編程的至少一個NAND串(214)，以及未被選擇在編程驗證迭代中編程的至少一個NAND串(212)，非易失性存儲元件集合與多個字線通信，該多個字線包括被選擇在編程驗證迭代中編程的字線(WLn)和未被選擇在編程驗證迭代中編程的字線(WL0至WLn-1 ；WLn+l至WLf)。非易失性存儲系統還包括至少一個控制電路(I 10，150)。
[0160]該至少一個控制電路結合編程驗證迭代的編程部分結一起:Ca)配置至少一個未被選NAND串以允許在至少一個未被選NAND串下方的襯底中的升壓，(b)將隔離電壓施加給未被選字線(WLn-6，WLn+6)中的至少一個，以在未被選字線的至少一個的任一側上創建至少一個未被選NAND串下方的襯底中的至少第一(Vch-1sb)和第二(Vch-s/d)溝道區,所述被選字線在第一溝道區直接上方延伸，以及(c)在處於編程脈衝時間段(t5-t8)之前的步升時間(tl)處:(i)升壓第一溝道區(Vch-lsb):將向在第一溝道區直接上方延伸的未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個未被選字線施加的電壓(Vpass-lsb),步升至在第一溝道區直接上方延伸的未被選字線中的至少一個未被選字線的相應預編程脈衝電壓(Vpass)，以及(ii )升壓第二溝道區(Vch-s/d):以比施加給在第一溝道區直接上方延伸的未被選字線中的至少一個未被選字線的電壓(Vpass-lsb)的速率更快的速率，將向在第二溝道區直接上方延伸的未被選字線(WLO至WLn-8 ；WLn+8至WLf )中的至少一個未被選字線施加的電壓(Vpass-s/d)步升至在第二溝道區直接上方延伸的未被選字線中的至少一個未被選字線的相應預編程脈衝電壓(Vpass)。
[0161]上文中提供了對本發明的具體描述以用於闡述和說明。但並非用於窮舉或者將本發明限於所公開的精確形式。根據以上教導，可實現很多修改和變型。上述實施例被選取用於最佳地解釋本發明的原理及其實際應用，從而使得本領域技術人員能夠以不同的實施例並利用適於特定預期用途的不同變型來最佳地利用本發明。本發明的範圍要由所附權利要求來定義。
【權利要求】
1.一種非易失性存儲系統，包括: 在襯底上的NAND串中形成的非易失性存儲元件集合，所述NAND串包括被選擇用於在編程驗證迭代中編程的至少一個NAND串(214)，以及未被選擇用於在編程驗證迭代中編程的至少一個NAND串(212)，所述非易失性存儲元件集合與多個字線通信，所述多個字線包括被選擇用於在所述編程驗證迭代中編程的字線(WLn)和未被選擇用於在所述編程驗證迭代中編程的字線(WLO至WLn-1 ；WLn+l至WLf)；以及 至少一個控制電路(110，150)，所述至少一個控制電路與編程驗證迭代的編程部分結合以:(a)配置至少一個未被選NAND串以允許在所述襯底中的在所述至少一個未被選NAND串下方的至少一個溝道區中的升壓，(b)在編程脈衝時間段(t5-t8)之前的步升時間(t4)處，將所述被選字線的電壓從相應預編程脈衝電壓(Vpass)步升至編程脈衝電壓(Vpgm)，並且在所述編程脈衝時間段(t5-t8)期間保持所述編程脈衝電壓，以及(c)在編程脈衝時間段(t5-t8)期間升壓所述至少一個溝道區:將漸增的電壓(Vpass-1sb)施加給未被選字線中的至少一個未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)。
2.根據權利要求1所述的非易失性存儲系統，其中: 以取決於溫度的速率增加被施加給所述未被選字線中的至少一個未被選字線的所述電壓。
3.根據權利要求2所述的非易失性存儲系統，其中: 被施加給所述未被選字 線中的所述至少一個未被選字線的所述電壓在所述編程脈衝時間段的大部分期間內增加。
4.根據權利要求3所述的非易失性存儲系統，其中: 當所述溫度相對高時以相對高的速率增加被施加給所述未被選字線中的所述至少一個未被選字線的所述電壓，而當所述當溫度相對低時以相對低的速率增加被施加給所述未被選字線中的所述至少一個未被選字線的所述電壓。
5.根據權利要求1-4中的任一項所述的非易失性存儲系統，其中: 以階梯型波形增加被施加給所述未被選字線中的所述至少一個未被選字線的所述電壓。
6.根據權利要求1-5中的任一項所述的非易失性存儲系統，其中: 通過斜升來增加被施加給所述未被選字線中的所述至少一個未被選字線的所述電壓。
7.根據權利要求1-6中的任一項所述的非易失性存儲系統，其中: 所述至少一個控制電路使所述至少一個未被選NAND串的漏極側選擇柵極(552)為導通的，以配置所述至少一個未被選NAND串(212)以允許在至少一個溝道區中升壓。
8.根據權利要求1-7中的任一項所述的非易失性存儲系統，其中: 被施加給所述未被選字線中的所述至少一個未被選字線的所述電壓從初始電平(Vpass-1sb)增加，其中，當所述編程脈衝電壓越高時所述初始電平越高。
9.根據權利要求1-8中的任一項所述的非易失性存儲系統，其中: 所述至少一個控制電路與編程驗證迭代的編程部分結合以:將所述漸增的電壓施加給在所述被選字線的任一側上的選中數量的未被選字線，其中，所述選中數量的未被選字線與所述被選字線相距指定數量字線之內。
10.根據權利要求9所述的非易失性存儲系統，其中:所述至少一個控制電路與編程驗證迭代的編程部分結合以:不將所述漸增的電壓施加給在所述被選字線的任一側上的選中數量的未被選字線，其中，所述選中數量的未被選字線不與所述被選字線相距指定數量字線之內。
11.根據權利要求1-10中的任一項所述的非易失性存儲系統，其中: 所述至少一個控制電路與編程驗證迭代的編程部分結合以:將隔離電壓(Viso-s/d)施加給所述未被選字線中的至少另一個未被選字線(WLn-6，WLn+6),以在未被選字線中的至少一個未被選字線的任一側上至少限定所述至少一個溝道區中的第一溝道區(ch-lsb)和第二溝道區(ch-s/d)，所述被選字線在所述第一溝道區直接上方延伸，並且 所述未被選字線中的所述至少一個未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)在所述第一溝道區直接上方延伸，因而由漸增的電壓(Vpass-1sb)來將第一溝道區升壓。
12.根據權利要求11的非易失性存儲系統，其中: 所述至少一個控制電路與編程驗證迭代的編程部分結合以:將隔離電壓(Viso-s/d)施加給未被選字線中的至少額外一個未被選字線(WLn-6，WLn+6),以創建所述至少一個溝道區中的第三溝道區(Vch-s/d)，所述第一溝道區(Vch-1sb)在所述第二(Vch-s/d)溝道區和所述第三(Vch-s/d)溝道區之間延伸。
13.根據權利要求11或12的非易失性存儲系統，其中，在所述編程驗證迭代的所述編程部分期間，在步升時間(t4)處，所述至少一個控制電路: 將被施加給所述未被選字線中在所述第一溝道區直接上方延伸的至少一個未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)的電壓(Vpass-1sb)步升至所述未被選字線中在所述第一溝道區直接上方延伸的所述至少一個未被選字線的相應預編程脈衝電壓(Vpass);以及 升壓所述第二溝道區(Vch-s/d):以比用於升壓被施加給所述未被選字線中在所述第一溝道區直接上方延伸的至少一個未被選字線(WLn-4至WLn-1 ;WLn+l至WLn+4)的所述電壓(Vpass-1sb)的速率更快的速率，將向所述未被選字線中在所述第二溝道區直接上方延伸的至少一個未被選字線(WL0至WLn-8 ；WLn+8至WLf)施加的電壓(Vpass_s/d)步升至所述所述未被選字線中在所述第二溝道區直接上方延伸的所述至少一個未被選字線的相應預編程脈衝電壓(Vpass )。
14.根據權利要求13的非易失性存儲系統，其中: 被施加給所述未被選字線中在所述第二溝道區直接上方延伸的至少一個未被選字線的電壓在編程脈衝時間段期間增加。
15.一種用於結合編程驗證迭代的編程部分來編程非易失性存儲系統的方法，所述非易失性存儲系統包括在襯底上的NAND串中形成的非易失性存儲元件集合，所述方法包括: 選擇用於在所述編程驗證迭代中編程的至少一個NAND串(214)，而至少一個NAND串(212)未被選擇用於在編程驗證迭代中編程； 選擇用於在所述編程驗證迭代中編程的字線(WLn)，被選字線是與所述NAND串通信的多個字線中的字線，而所述多個字線中的至少一個未被選字線(WL0至WLn-1 ；WLn+l至WLf)未被選擇用於在編程驗證迭代中編程； 配置所述至少一個未被選NAND串以允許所述襯底的在所述至少一個未被選NAND串下方的至少一個溝道區中的升壓；將所述被選字線的電壓從相應預編程脈衝電壓(Vpass)步升至編程脈衝電壓(Vpgm)；在編程脈衝時間段(t5-t8)期間保持所述編程脈衝電平；以及在所述編程脈衝時間 段(t5-t8)期間升壓所述至少一個溝道區:將漸增的電壓(Vpass-1sb)施加給所述未被選字線中的至少一個未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)ο
【文檔編號】G11C16/10GK103650056SQ201280025421
【公開日】2014年3月19日 申請日期:2012年5月22日 優先權日:2011年5月23日
【發明者】赫裡特·揚·海明克, 李沈忠, 阿努哈弗·漢戴瓦, 亨利·欽, 梁貴榮, 達納·李 申請人:桑迪士克科技股份有限公司