具有減小的電阻的埋置位線的製作方法

2023-05-11 01:32:41

專利名稱：具有減小的電阻的埋置位線的製作方法
技術領域：
本發明涉及一種用於存儲單元陣列的具有減小的電阻的埋置 位線及其製造方法。
背景技術：
半導體存儲單元技術發展的一個主要目標是降低存儲單元的 尺寸，以增加它們在半導體晶片上的密度，從而降低每位(bit)的 成本。然而，當按比例縮小包括埋置位線的存儲單元時，其埋置位 線的才黃截面也相應地減小，導致它們的電阻不期望地增大。因此， 強烈期望具有減小的電阻的埋置位線以及其製造方法。

發明內容
本發明特別提出 一種具有減小的電阻的埋置位線及其製造方 法。根據本發明，存儲單元陣列包括多個存儲單元，每一個存儲單
每一條位線均包括摻雜半導體區以及形成在摻雜半導體區內的導 電區，其中，導電區包括與摻雜半導體區不同的組成物質，導電區 由沿對應的位線的方向排列的多個存儲單元中的至少兩個存儲單 元來共享。
通過存儲單元陣列實現本發明實施例的優點，其中，存儲單元 陣列包括多個快閃記憶體單元，每一個快閃記憶體單元均包括由對應的位線所限
定的源才及區和漏才及區，每一條位線均包括半導體襯底內的摻雜半導 體區以及直接形成在摻雜半導體區上的導電區，其中，導電區由沿 對應的位線的方向排列的多個存^f諸單元中的至少兩個存儲單元共享。


附圖是為了進一步理解本發明，其包括在本說明書中並構成本 說明書的一部分。附圖示出了本發明的實施例，並且與描述部分一 起用於i兌明本發明的原理。通過參考以下詳細描述更好地了解本發 明，所以將會容易地理解本發明的其他實施例和本發明的許多預期 優點。附圖中的元件不一定相對於彼此按比例繪製。相似的參考標 號表示相應的類4以部件。
圖1A至圖1H示出了說明根據本發明第一實施例的在製造具 有減小的電阻的快閃記憶體單元的埋置位線過程中的連續工藝步驟的示 例性截面圖。
圖2A至圖2E示出了才艮據本發明又一實施例的具有減小的電阻 的快閃記憶體單元的埋置位線製造過程中的連續工藝步驟的示例性截面圖。
具體實施例方式
根據本發明，存儲單元陣列包括多個存儲單元，每一個存儲單 元均包括由半導體襯底內的對應的位線所限定的源極區和漏極區， 每一條位線均包括摻雜半導體區以及形成在摻雜半導體區內的導 電區，其中，導電區包括與摻雜半導體區不同的組成物質，導電區
由沿著對應的位線的方向排列的多個存儲單元中的至少兩個存儲
單元共享。^尤選;也，沿著^"應的4立線連續》也形成導電區。然而，也
可以斷續i殳置。
關於4參雜半導體區和導電區之間的組成物質的不同可能是由 於導電區的某一成分，在摻雜半導體區內部不存在該成分。摻雜半 導體區與導電區直4妄進行電^婁觸。例如，可沿著限定陣列的列和《亍
定位多個存〗諸單元。例如，可沿著4亍或列配置位線。
進一步有利地，摻雜半導體區包括至少一個摻雜半導體分區。
在摻雜半導體區包括多個摻雜半導體分區的情況下，可考慮到對存 儲單元電特性的影響的總的結分布使這些分區最優化。例如，每一 條埋置位線都可作為存儲單元(其包括位於埋置位線左側的溝道 區)的源才及區/漏4及區，以及作為又一存4諸單元(其包括位於位線右 側的溝道區)的源4及區/漏才及區。
根據本發明的又一方面，導電區包括相對於摻雜半導體區側壁 的橫向隔離以及相對於摻雜半導體區的底側的垂直隔離，導電區延 伸至半導體襯底的表面。可通過導電區設置與摻雜半導體區的電接 觸，例如，導電區通過襯底表面直接連接至接觸窗插入物。
才艮據特定的優選實施例，導電區包括石圭化物。由於所知的石圭化 物與摻雜矽相比較低的電阻率，所以與專門由摻雜半導體分區形成
的^f立線相比，可以實JE見電阻的顯著降小。
特別有利的是，導電區包括CoSb。進一步有利的是，CoSb是 單晶的或多晶的。
才艮據本發明的又一實施例，導電區包括以歐姆/平方為單位的薄 層電阻，其至少是摻雜半導體區的薄層電阻的五分之一。因此，即
使當將埋置位線按比例縮小到更小的特徵大小，也可以實現埋置位 線的適當電阻。
才艮據本發明的一個實施例，^是出了一種形成快閃記憶體單元陣列的埋
置位線的方法，該方法包括設置半導體襯底，其包括形成在半導 體襯底表面上的介電疊層、形成在介電疊層上的導電層、以及形成 在導電層上的蓋層的結構；在該結構中形成溝槽以露出半導體襯底 的一部分；在該結構和半導體襯底的露出部分上形成至少一個中介 層；在至少一個中介層上形成至少一個金屬層；實施至少一個退火 步驟以通過至少一個中介層將來自至少一個金屬層的金屬原子擴 散到半導體襯底中，以在其中形成導電區；去除至少一個金屬層和 至少一個中介層；形成覆蓋溝槽側壁的絕緣隔離結構；在半導體襯
底的露出部分內形成摻雜半導體區，以包埋導電區；以介電材料填 充溝槽，並去除蓋層、絕緣隔離結構的一部分、以及介電材料的一 部分，以露出導電層。
介電疊層可用作存儲單元的電荷存儲區，並且導電層可進一步 被處理以提供字線。
特別有利的是，介電疊層形成為包括氧化物/氮化物/氧化物層 的疊層，其中，由於氮化物層的較低的載流子遷移率，所以將其存 儲在氮化物層內。
進一步有利地，至少一個金屬層由Co形成。Co允許形成j氐電 阻率的矽化物，因此，使得能夠通過形成CoSi2的導電區適當降低 i裡置^立線的電阻。
進一步有利的是，由摻雜多晶矽形成導電層。摻雜多晶矽在矽 技術中是公知的，例如，作為用於MOS (金屬氧化物半導體)晶 體管柵極的材料。
尤其有利i也，由Ti和石圭氧4匕物構成的組中的一種形成至少一個 中介層。這種中介層允許較好的誘導外延，使得半導體襯底內的單 晶CoSi2位於襯底表面以下。CoSi2的形成作為金屬矽化物(自對準 矽化物)工藝來進行，同時提供了摻雜半導體區相關於導電區的自 對準。對於在工藝流程中可稍後執行的活性退火所需的溫度穩定 性，使用外延的CoSb是更加有利的。
進一步有利的是，通過注入摻雜物形成摻雜半導體區。
作為補充或者作為替換方案，在更為有利的改進方案中，通過 將導電區用作摻雜物源，將來自導電區的摻雜物擴散到待摻雜的半 導體區中來形成摻雜半導體區。因此，導電區用作用於形成對應於 埋置位線的源極/漏極區的摻雜源。
進一步有利的是，另外的摻雜物被注入到半導體襯底中，以在 半導體襯底露出部分的邊^象區中形成口袋區(pocket region )。這些 口袋區可以是摻雜半導體區的一部分，並且可用於使相對於存儲單 元電特性的結分布最優，例如，考慮到在熱載流子生成的漏極區調 節電場分布。
進一步有利的是，在形成絕緣隔離結構之前或之後或者貫穿形 成所述絕鄉彖隔離結構的這一過禾呈前後(partly before and partly after ) 注入半導體區的摻雜物。例如，在考慮到絕緣隔離結構以及溝槽的 寬度的條件下，可適當選4奪注入的順序。然而，有多種方面可影響 注入的工藝集成。
才艮據本發明的又一優選實施例，存儲單元陣列包括多個存儲單
一條位線均包括半導體襯底中的摻雜半導體區以及形成在摻雜半 導體區上的導電區，其中，導電區由沿著對應的位線的方向排列的
彼此絕緣的兩個相鄰存儲單元的字線之間設置導電區。優選地，沿
著對應的位線連續形成導電區。然而，也可以斷續i殳置。
尤其有利的是，導電區橫向地與絕緣隔離結構鄰接。例如，隔 離結構可使導電區與介電疊層和字線隔離。
才艮據本發明的又一方面，導電區包括摻雜外延半導體層。例如， 半導體層的外延(例如，摻雜矽層)允許其厚度的較好的對準。
進一步有利的是，導電區包括摻雜多晶半導體層。
尤其有利的是，導電區包括以歐姆/平方為單位的、與摻雜半導 體區的薄層電阻相比4交小的薄層電阻。因此，可通過沿著對應的位 線的摻雜半導體區和導電區的並聯連接來減小埋置位線電阻。
根據本發明的又一方面，提出了一種形成快閃記憶體單元陣列的埋置 位線的方法，該方法包括i殳置半導體襯底，其包括形成在半導體 襯底表面上的介電疊層、形成在介電疊層上的導電層、以及形成在 導電層上的蓋層的結構；在該結構中形成溝槽以露出半導體襯底的 一部分；形成覆蓋溝槽側壁的絕緣隔離結構；在半導體襯底的露出 部分中形成摻雜半導體區；在摻雜半導體區上的溝槽內形成導電 區，導電區部分地填充溝槽；以及通過介電材料填充溝槽，並去除 蓋層、絕緣隔離結構的一部分、以及介電材料的一部分，以露出導 電層。
例如，更多的工藝步驟可提供通過接觸窗插塞實現的埋置位線 與金屬層的電4妻觸，以將存4渚單元陣列連4妻至其它電3各部分。
尤其有利的是，導電區形成具有直到導電層頂部下方的高度。 因此，去除蓋層不會影響導電區。
更加有利的是，導電區形成為具有直到介電疊層頂部下方的高度。
進一步有利的是，通過選擇外延生長形成導電區。這允許較好 地調節導電區的厚度。
此外，或作為可選，進一步有利的是，形成導電區的步驟包括 通過導電材料填充溝槽並執行凹槽蝕刻的步驟，從而去除導電材料 的部分以提供導電區。例如，可選擇摻雜多晶矽用於導電區。然而， 可以使用其它導電材料。
尤其有利的是，介電疊層形成為包括氧化物/氮化物/氧化物層 的疊層。介電疊層可提供用於快閃記憶體單元的電荷存儲區。
進一步有利的是，通過注入摻雜物形成摻雜半導體區。
尤其有利的是，將摻雜物注入半導體襯底，以在半導體襯底的 露出部分的邊緣區域中形成口袋區。口袋區可以是摻雜半導體區的 一部分。例如，口袋區可用於使相關於存儲單元電特性的結分布最 優。
在以下的詳細描述中，參照構成"i兌明書一部分的附圖，其中， 通過實施本發明的示例性特定實施例示出。應該理解，可以利用其 它實施例，並且在不背離本發明範圍的情況下，作出結構和邏輯上 的改變。因此，以下的詳細描述不應理解為對本發明的限制，並且 本發明的範圍由所附權利要求限定。
圖1A至圖1H示出了根據本發明示例性實施例的形成快閃記憶體單 元陣列的方法的實施例。通過實例，這些附圖示出了在製造具有減 小的電阻的埋置位線期間的連續工藝才喿作的示例性截面圖。儘管為 了增加附圖的清晰性和可理解性，截面圖Hf又示出了單條位線的制 造，但可同時提供多條位線。
參照圖1A，提供了具有襯底表面2的半導體襯底1。例如，半 導體襯底l可以是石圭。然而，可以使用許多其它半導體材料，例如， Ge、 SiGe、 SiC、 IH-V^b合物半導體(例如，GaAs)或其它4匕合物 半導體。在半導體襯底1的頂部形成有用作將^皮製造的快閃記憶體單元的 電荷存儲區的介電疊層3。介電疊層3包括所謂的ONO疊層，即， 在兩個氧^f匕物層5、 6之間形成氮〗匕物層4。然而，介電疊層3還可 包括適合於形成電荷存儲區的其它材料。在介電疊層3的頂部設置 導電層7,其可用於在隨後的工藝階段中提供存儲單元的字線，這 將不在本文中進行進一步說明。例如，可使用摻雜多晶矽作為用於 導電層的材料。然而，可以使用許多其它導電材料，例如，導電或 半導體材料。在導電層7的頂部設置了蓋層8，其在隨後的工藝步 驟中用作導電層7的硬掩模(hardmask)。例如，蓋層8可形成為氮 化物層。
為了部分地露出襯底表面2，在蓋層8、導電層7、和介電疊層 3中形成溝衝曹9。
參照圖1B，形成覆蓋溝槽9的側壁和底側以及蓋層8的中介 層10。可被選擇適合於允許形成導電區的適當材料用於中介層10， 該導電區將形成在半導體襯底內。在中介層10的頂部形成金屬層 11。金屬層ll作為用於隨後形成構成導電區的矽化物的材料源。例 如，金屬層ll可由Co形成，以及中介層10可由Ti或矽氧化物形 成。然而，可以使用允許進行金屬珪化物(salicide)工藝(自對準 矽化物工藝)的其它材料，以限定半導體襯底1內的導電區的其它 材料。
在自對準多晶矽化物工藝期間，來自金屬層11的金屬原子通
過中介層IO擴散到半導體襯底1中(參見圖1B)，以形成組成導 電區12的石圭化物(參見圖1C)。導電區12可包括在4吏用Ti或氧化 物層作為中介層10和Co層作為金屬層11的一個或兩個步驟的自 對準多晶石圭化物工藝期間形成的單晶CoSi2，在此期間產生CoSi2 的Ti或氧化物-秀導外延生長。圖1C示出了形成導電區12之後的 工藝階段。例如，通過一個或兩個步驟的蝕刻工藝去除金屬層11 以及中介層10。
參照圖1D的截面圖，口袋區13、 13'形成在半導體襯底1的露 出部分的邊緣區域中的半導體襯底1內。例如，通過兩個單獨的傾 凍牛注入來"i殳置口袋區13、 13'。例4口， 口袋區13、 13，可用於相只于于
電場分布調節適當的結分布。
參照圖1E，在溝槽9的側壁形成絕緣隔離結構14。例如，絕 緣隔離結構14可以是TEOS (正矽酸乙酯)。然而，可以使用其它 絕糹彖材料。例如，絕緣隔離結構14可由兩個步驟工藝進行製造， 即，第一沉積步艱《，隨後是第二蝕刻步驟，以限定作為剩餘物的絕 緣隔離結構14。
參照圖1F,在半導體襯底1中形成摻雜半導體分區15。可通 過將摻雜物注入半導體襯底1內或通過使用導電區12作為摻雜源 (摻雜物從導電區12向外擴散以限定摻雜半導體分區15)來限定 半導體分區15。摻雜半導體分區15與限定摻雜半導體區的口袋區 13、 13'重疊。導電區12^皮包埋在4參雜半導體區中，這兩個區都用 於限定埋置位線。糹參雜半導體區用作存J諸單元的源才及區/漏極區。在 本實例中，摻雜半導體區包括口袋區13、 13，以及^皮兩個相鄰存儲 單元共享的摻雜半導體分區15。在摻雜半導體區的左側設置了存儲
單元的溝道區，具有介電疊層3的各個部分作為形成於其上的電荷 存儲區。在摻雜半導體區的右側設置了又一存儲單元的溝道區，具
有介電疊層3的各個部分作為形成於其上的電荷存儲區。沿著埋置 位線可設置多個存儲單元(在簡化截面圖中未示出)。導電區12顯 著地減小了埋置位線的電阻。將導電區12埋入摻雜半導體區中是 有利的，使得導電區12不會通過例如其對結分布的影響而劣化存 儲單元的電特性。
參見圖1G，在形成摻雜半導體分區15之後，利用介電材料16 填充溝槽9。例如，介電材料16可以選擇為TEOS。然而，當然也 可以使用其它介電材料。
現在，參照圖1H，在利用介電材料17填充溝槽9之後(參見 圖1G )，去除蓋層8以及絕緣隔離結構14和介電材料16的一部分， 以露出導電層7。例如，可通過CMP (化學機械拋光)執行去除。 在露出的導電層7的頂部形成又一導電層7'。又一導電層7'可以為 與導電層7相同的材津牛。例如，兩個層7、 7'可以是多晶石圭。當限 定存儲單元陣列的字線時，導電層7、 7'可用作在稍後的工藝步驟 中被圖樣化的材料。
圖2A和圖2E示出了衝艮據本發明又一示例性實施例的快閃記憶體單元 陣列的i裡置位線的形成期間的連續工藝步,銀的示例性截面圖。
現在，參照圖2A。在半導體村底1的頂部設置了介電疊層3。 介電疊層3包^"兩個氧化物層5、 6,氮化物層4夾置在它們之間。 在介電疊層3的頂部形成導電層7。在導電層7的頂部形成蓋層8。 在蓋層8、導電層7、和介電疊層3中形成溝槽9，以露出半導體襯 底1的襯底表面2。隔離結構14覆蓋溝槽9的側壁。在半導體襯底 1內部形成摻雜半導體分區15，其與形成在半導體襯底1的露出部 分的邊緣區域中的口袋區13、 13，重疊。包括摻雜半導體分區15以 及口袋區13、 13，的摻雜半導體區限定由兩個相鄰單元共享的源極 區/漏極區。在本實例中，這兩個存儲單元形成在溝槽9的左側和右
側。因此，第一存儲單元位於溝槽9的左側，其包括介電疊層3的 各個左側部分作為電荷存儲區，而第二存儲單元位於溝槽9的右側， 其包括介電疊層3的對應右側部分作為電荷存儲區。這兩個存儲單 元共享作為埋置位線和源才及區/漏才及區的摻雜半導體區。
參照圖2B,在摻雜導電分區15的頂部形成導電區12。例如， 導電區12可由通過選擇性外延生長形成的摻雜外延矽形成，或者 其可由摻雜多晶矽形成。在後種情況下，導電區12可由兩個步驟 工藝形成，即，首先利用導電材料填充溝槽9，然後使材料凹進以 設置具有期望高度的導電區12。優選地，導電區12包括處於導電 層7的對應頂側下方的頂側，以避免在去除蓋層8之後露出導電區 12。導電區12與摻雜半導體分區15直接電接觸，從而減小了埋置 ^立線的電阻。
現在，參照圖2C，這裡，利用介電材料16填充溝槽9。
在填充溝槽9之後，參見圖2D，例如通過CMP去除蓋層8、 隔離結構14的一部分、和介電材#+16的一部分。因此，露出導電 層7。
在圖2E的示例性截面圖中所示的隨後工藝步驟中，在露出的 導電層7上形成又一導電層7'。在又一導電層7'的頂部設置又一蓋 層8'。例如，當圖樣化層7、 7'以設置快閃記憶體單元陣列的字線時，又 一蓋層8'可用作硬掩模。
儘管在本文中已經示出並描述了特定的實施例，但本領域的技 術人員應該理解，在不背離本發明的精神和範圍的情況下，可替換 特定實施例進行各種改變和/或等同實施。本申請目的在於覆蓋本文 所討論的特定實施例的任何修改或變化。因此，本發明僅由權利要 求和其等同物定義。
權利要求
1.一種存儲單元陣列，包括多個存儲單元，每一個所述存儲單元均包括由半導體襯底中的對應的位線所限定的源極區和漏極區，每一條所述位線均包括摻雜半導體區和形成在所述摻雜半導體區內的導電區，其中，所述導電區包括與所述摻雜半導體區不同的組成物質，所述導電區由沿著對應的位線的方向排列的所述多個存儲單元中的至少兩個存儲單元共享。
2. 根據權利要求1所述的存儲單元陣列，其中，所述摻雜半導體 區包括至少一個摻雜半導體分區。
3. 根據權利要求2所述的存儲單元陣列，其中，所述導電區包括相對於所述摻雜半導體區側壁的橫向隔離以及相對於所述摻 雜半導體區的表面的垂直隔離，所述導電區延伸至所述半導體衝於底的表面。
4. 根據權利要求3所述的存儲單元陣列，其中，所述導電區包括 矽化物。
5. 根據權利要求4所述的存儲單元陣列，其中，所述導電區包括 CoSi2。
6. 根據權利要求5所述的存儲單元陣列，其中，所述CoSi2是單 晶的或多晶的。
7. 根據權利要求1所述的存儲單元陣列，其中，所述導電區包括 以歐姆/平方為單位的薄層電阻，其至少是所述糹參雜半導體區 的薄層電阻的五分之一。
8. —種形成快閃記憶體單元陣列的i裡置^f立線的方法，所述方法包4舌設置半導體襯底，所述半導體襯底包括形成在所述半導 體襯底表面上的介電疊層、形成在所述介電疊層上的導電層、 以及形成在所述導電層上的蓋層的結構；在所述結構中形成溝槽以露出所述半導體襯底的 一 部分；在所述結構和所述半導體襯底的露出部分上形成至少一 個中介層；在所述至少一個中介層上形成至少一個金屬層；實施至少一個退火步驟以通過至少一個所述中介層將來 自至少一個所述金屬層的金屬原子擴散到所述半導體襯底中， 以在其中形成導電區；去除至少一個所述金屬層和至少一個所述中介層；形成覆蓋所述溝槽側壁的絕緣隔離結構；在所述半導體襯底的露出部分內形成摻雜半導體區，以 包i裡所述導電區；以及以介電材料填充所述溝槽，並去除所述蓋層、所述絕緣 隔離結構的一部分、以及所述介電材坤牛的一部分，以露出所述 導電層。
9. 根據權利要求8所述的方法，其中，所述介電疊層形成為包括 氧化物/氮化物/氧化物層的疊層。
10. 根據權利要求9所述的方法，其中，所述至少一個金屬層由 Co形成。
11. 根據權利要求IO所述的方法，其中，所述導電層由摻雜多晶 矽形成。
12. 根據權利要求11所述的方法，其中，所述至少一個中介層由 Ti和-圭氧化物構成的組中的一種形成。
13. 根據權利要求12所述的方法，其中，通過注入摻雜物形成所 述摻雜半導體區。
14. 根據權利要求11所述的方法，其中，通過利用所述導電區作 為摻雜源，將來自所述導電區的摻雜物擴散到將被摻雜的所述 半導體區中，來形成所述#^雜半導體區。
15. 根據權利要求13所述的方法，還包括將其它摻雜物注入所述 半導體襯底中，以在所述半導體襯底的露出部分的邊緣區域中 形成口袋區。
16. 根據權利要求8所述的方法，其中，在形成所述絕緣隔離結構 之前或之後或者貫穿形成所述絕緣隔離結構的這一過程前後 注入形成所述半導體區的所述摻雜物。
17. —種存^(諸單元陣列，包4舌多個存^f諸單元，每一個所述存^f渚單元均包4舌由對應的位 線所限定的源極區和漏極區，每一條所述位線均包括半導體襯 底中的摻雜半導體區以及形成在所述摻雜半導體區上的導電 區，其中，所述導電區沿著對應的位線的方向排列的多個所述 存儲單元中的至少兩個存儲單元共享。
18. 根據權利要求17所述的存儲單元陣列，其中，所述導電區橫 向地與絕緣隔離結構鄰接。
19. 根據權利要求18所述的存儲單元陣列，其中，所述導電區包 括摻雜外延半導體層。
20. 根據權利要求18所述的存儲單元陣列，其中，所述導電區包 括摻雜多晶半導體層。
21. 根據權利要求17所述的存儲單元陣列，其中，所述導電區包 括以歐姆/平方為單位、與所述摻雜半導體區的薄層電阻相比 的較小的薄層電阻。
22. —種形成快閃記憶體單元陣列的埋置位線的方法，所述方法包括設置半導體襯底，所述半導體襯底包括形成在所述半導 體襯底表面上的介電疊層、形成在所述介電疊層上的導電層、 以及形成在所述導電層上的蓋層的結構；在所述結構中形成溝槽，以露出所述半導體襯底的 一部分；形成覆蓋所述溝槽側壁的絕^^隔離結構；在所述半導體襯底的露出部分中形成摻雜半導體區；在所述摻雜半導體區上的溝槽內形成導電區，所述導電 層部分i也:漆充溝^曹；以及通過介電材料填充所述溝槽，並去除所述蓋層、所述絕 多彖隔離結構的一部分、以及所述介電材衝+的一部分，以露出所 述導電層。
23. 根據權利要求22所述的方法，其中，所述溝槽內的所述導電 區形成為具有直到所述導電層頂部下方的高度。
24. 根據權利要求23所述的方法，其中，所述溝槽內的所述導電 區形成為具有直到所述介電疊層頂部下方的高度。
25. 根據權利要求23所述的方法，其中，通過選擇外延生長來形 成所述導電區。
26. 根據權利要求23所述的方法，其中，形成所述導電區包括 通過導電材料填充所述溝槽並執行凹槽蝕刻，從而去除所述導 電材料的 一部分以提供所述導電區。
27. 根據權利要求22所述的方法，其中，所述介電疊層形成為包 括氧化物/氮化物/氧化物層的疊層
28. 才艮據^^又利要求27所述的方法，其中，通過注入摻雜物形成所 述摻雜半導體區。
29. 根據權利要求22所述的方法，其中，在形成所述絕緣隔離結 構之前或之後或者貫穿形成所述絕緣隔離結構的這一過程前 後注入形成所述半導體區的所述摻雜物。
30. 根據權利要求29所述的方法，還包括將摻雜物注入所述半導 體村底中，以在所述半導體村底的露出部分的邊緣區域中形成 口袋區。
全文摘要
一種存儲單元陣列，包括多個存儲單元。每一個存儲單元均包括由半導體襯底內的對應的位線所限定的源極區和漏極區。每一條位線均具有摻雜半導體區以及與摻雜半導體區直接電接觸的導電區。
文檔編號H01L23/532GK101106122SQ20071012325
公開日2008年1月16日 申請日期2007年7月2日 優先權日2006年6月30日
發明者烏爾麗克·貝韋爾斯多夫-扎爾勒特, 海珊·布貝克爾, 克萊門斯·菲茨, 克裡斯託夫·安德烈亞斯·克萊因特, 克裡斯託夫·路德維希, 戴維·普裡查德, 託爾斯藤·米勒 申請人:奇夢達股份公司