具有到單個導電柱的一對存儲器單元串的存儲器陣列的製作方法

2023-05-10 18:42:11

專利名稱：具有到單個導電柱的一對存儲器單元串的存儲器陣列的製作方法
技術領域：
本發明大體來說涉及存儲器陣列，且更特定來說本發明至少一個實施例涉及具有 到單個導電柱的一對存儲器單元串的存儲器陣列。
背景技術：
存儲器裝置通常提供作為計算機或其它電子裝置中的內部半導體集成電路。存在 許多不同類型的存儲器，包括隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態隨機存取存 儲器(DRAM)、同步動態隨機存取存儲器(SDRAM)及快閃記憶體。快閃記憶體裝置已發展成為用於廣泛的電子應用的非易失性存儲器的普遍來源。 非易失性存儲器是可在不施加電力的情形下保持其數據值達某一延長周期的存儲器。快閃 存儲器裝置通常使用允許高存儲器密度、高可靠性及低功率消耗的單電晶體存儲器單元。 所述單元的閾值電壓的改變(通過對電荷存儲節點，例如浮動柵極或捕獲層或其它物理現 象的編程)確定每一單元的數據值。通過將兩個或兩個以上閾值電壓範圍定義為對應於個 別數據值，可在每一單元上存儲一個或一個以上信息位。快閃記憶體及其它非易失性存儲 器的常見用途包含個人計算機、個人數字助理(PDA)、數位相機、數字媒體播放器、數字記 錄器、遊戲、電器、車輛、無線裝置、行動電話及可移除存儲器模塊，且非易失性存儲器的用 途正繼續擴大。快閃記憶體通常利用稱為NOR快閃及NAND快閃的兩種基本架構中的一者。所述 名稱從用於讀取所述裝置的邏輯得來。在NOR快閃架構中，一列存儲器單元與耦合到位線 的每一存儲器單元並聯地耦合。在NAND快閃架構中，一列存儲器單元僅與耦合到位線的列 的第一存儲器單元串聯耦合。一個常見類型的快閃記憶體是氮化物只讀存儲器(NROM)，有時也稱為半導體_氧 化物-氮化物-氧化物-半導體(SONOS)存儲器。此類裝置通常包含氮化矽(Si3N4)作為 電荷捕獲節點，但也可利用其它電介質材料。通過將電荷累積在存儲器舉元內的電荷捕獲 節點中或使所述電荷捕獲節點放電，可更改所述存儲器單元的閾值電壓。為使存儲器製造商保有競爭力，存儲器設計者不斷地努力增加存儲器裝置的密 度。增加快閃記憶體裝置的密度通常需要減小存儲器單元之間的間隔及/或使存儲器單元 更小。許多裝置元件的更小尺寸可致使單元的操作問題。舉例來說，源極/漏極區之間的 溝道變得更短，這可能致使嚴重的短溝道效應。增加存儲器裝置的密度的一個方式是形成多層式存儲器陣列，例如，其經常稱為 三維存儲器陣列。舉例來說，一種類型的三維存儲器陣列包含多個水平層的傳統二維陣列， 例如NAND或NOR存儲器陣列，所述水平層彼此上下地垂直堆疊，其中每一存儲器陣列的存 儲器單元為藍寶石上矽電晶體、絕緣體上矽電晶體、薄膜電晶體、熱電聚合物電晶體、半導 體_氧化物_氮化物_氧化物_半導體電晶體等。另一類型的三維存儲器陣列包含堆疊存 儲器元件(例如垂直穿過多個電極材料堆疊層的垂直NAND串)的柱，其中每一存儲器元件 為(例如)半導體_氧化物_氮化物_氧化物_半導體電晶體。
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由於上述原因，且由於所屬領域的技術人員在閱讀並了解本說明書之後將明了的 下述其它原因，在此項技術中需要替代性三維存儲器陣列。


圖1是根據本發明實施例NAND快閃記憶體裝置的實施例的簡化框圖。圖2A至2C是根據本發明另一實施例處於各種製造階段的存儲器陣列的一部分的 橫截面視圖。圖3是根據本發明另一實施例的圖2B的區300的放大視圖。圖4是根據本發明另一實施例的圖2B的結構的俯視圖。
具體實施例方式在以下詳細說明中，參照附圖，所述附圖形成本發明的一部分且其中以圖解說明 方式顯示具體實施例。在圖式中，若干視圖中相同編號描述大致類似的組件。可利用其它 實施例並可在不背離本發明的範圍的前提下做出結構、邏輯及電氣方面的改變。如果適用 則使用以下內容以下說明中使用的術語晶片或利底包含任何基底半導體結構。二者均應 理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、經摻 雜及未經摻雜半導體、由基底半導體結構支撐的矽的外延層、以及所屬領域的技術人員所 熟知的其它半導體結構。此外，當在以下說明中提及晶片或襯底時，可已利用先前過程步驟 在基底半導體結構中形成區/結，且術語晶片或襯底包含含有這些區/結的下伏層。因此， 不應以限制意義考慮以下詳細說明，目本發明的範圍僅由以上權利要求書及其等效內容界 定。圖1是根據實施例的與作為電子系統的部分的處理器130通信的NAND快快閃記憶體儲 器裝置100的簡化框圖。處理器130可以是存儲器控制器或其它外部主機裝置。存儲器裝 置100包含根據本發明實施例形成的存儲器單元陣列104。提供行解碼器108及列解碼器 110以對地址信號進行解碼。接收並解碼地址信號以存取存儲器陣列104。存儲器裝置100還包含用以管理命令、地址及數據到存儲器裝置100的輸入以及 數據及狀態信息從存儲器裝置100的輸出的輸入/輸出(I/O)控制電路112。地址寄存器 114與I/O控制電路112及行解碼器108和列解碼器110通信以在解碼之前鎖存地址信號。 命令寄存器124與I/O控制電路112及控制邏輯116通信以鎖存傳入命令。控制邏輯116 響應於命令控制對存儲器陣列104的存取且產生用於外部處理器130的狀態信息。控制邏 輯116與行解碼器108及列解碼器110通信以響應於地址控制行解碼器108及列解碼器 110。控制邏輯116還與高速緩存寄存器118通信。高速緩存寄存器118如控制邏輯 116所指導鎖存數據(傳入或傳出)以在存儲器陣列104正忙於分別寫入或讀取其它數據 時暫時存儲數據。對於一個實施例，控制邏輯116可包含適於響應於一個或一個以上輸入 事件產生特定及預測性結果或結果集的一個或一個以上電路。在寫入操作期間，將數據從 高速緩存寄存器118傳遞到數據寄存器120以傳送到存儲器陣列104 ；然後將新的數據從 I/O控制電路112鎖存在高速緩存寄存器118中。在讀取操作期間，將數據從高速緩存寄存 器118傳遞到I/O控制電路112以輸出到外部處理器130 ；然後將新的數據從數據寄存器120傳遞到高速緩存寄存器118。狀態寄存器122與I/O控制電路112及控制邏輯116通 信以鎖存用於輸出到處理器130的狀態信息。存儲器裝置100在控制邏輯116處經由控制鏈路132從處理器130接收控制信號。 所述控制信號可至少包含晶片啟用CE#、命令鎖存啟用CLE、地址鎖存啟用ALE及寫入啟用 WE#0存儲器裝置100經由多路復用輸入/輸出(I/O)總線134從處理器130接收命令信 號(其表示命令)、地址信號(其表示地址)及數據信號(其表示數據)並經由I/O總線 134將數據輸出到處理器130。舉例來說，在I/O控制電路112處經由I/O總線134的輸入/輸出(I/O)引腳 接收命令且將其寫入到命令寄存器124中。在I/O控制電路112處經由總線134的輸入/ 輸出(I/O)弓丨腳
接收地址且將其寫入到地址寄存器114中。在I/O控制電路112處 經由輸入/輸出(I/O)引腳(對於8位裝置)或輸入/輸出(I/O)引腳W: 15](對 於16位裝置)接收數據且將其寫入到高速緩存寄存器118中。隨後將所述數據寫入到數 據寄存器120中以編程存儲器陣列104。對於另一實施例，高速緩存寄存器118可省略，且 可將數據直接寫入到數據寄存器120中。也經由輸入/輸出(I/O)引腳(對於8位 裝置)或輸入輸出(I/O)引腳W: 15](對於16位裝置)輸出數據。所屬領域的技術人員應了解，可提供額外電路及信號，且圖1的存儲器裝置已簡 化。應認識到可不分離參照圖1所述的各種框組件的功能性以區分集成電路裝置的組件或 組件部分。舉例來說，集成電路裝置的單個組件或組件部分可適於執行多於圖1的一個框 組件的功能性。另一選擇為，可組合集成電路裝置的一個或一個以上組件或組件部分以執 行圖1的單個框組件的功能性。此外，雖然根據用於各種信號的接收及輸出的通俗慣例描述了特定I/O引腳，但 應注意，可在各種實施例中使用I/O引腳的其它組合或數目。圖2A至2C是根據實施例在各種製造階段期間的存儲器陣列(例如圖1的存儲器 陣列104)的一部分的橫截面視圖。圖2A顯示在已執行若干處理步驟之後存儲器陣列的源 極_選擇_柵極部分201的橫截面。大體來說，圖2A的結構的形成可包含形成上覆半導體 襯底200(例如含矽襯底，舉例來說如圖2A中所示的P型單晶矽襯底)的電介質層202。對 於一個實施例，半導體襯底200形成存儲器陣列的源極線200。電介質層202可以為氧化 物-氮化物-氧化物(ONO)層，其中第一氧化物層接觸源極線200，氮化物層上覆且接觸所 述第一氧化物層，且第二氧化物層上覆且接觸所述氮化物層。導電層204經形成而上覆電介質層202。導電層204可以為多晶矽，例如，如圖2A 中所示的經導電摻雜的P型多晶矽。另一選擇為，導電層204可以為含金屬層，例如高熔點 金屬矽化物層。通常將金屬鉻(Cr)、鈷(Co)、鉿(Hf)、鉬(Mo)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鎢 (W)、釩(V)及鋯(Zr)識別為高熔點金屬。電介質層206 (例如墊氧化物層，舉例來說熱氧化物層或經沉積氧化矽(SiO2)層) 經形成而上覆導電層204。帽208 (例如氮化物帽，舉例來說為氮化矽)經形成而上覆電介 質層206。在形成帽208之後，孔210經形成而穿過帽208、電介質層206、導電層204及電介 質層202，大致停止在源極線200上。孔210可通過圖案化帽層208及通過(例如)蝕刻來 移除帽層208、電介質層206、導電層204及電介質層202對應於由經圖案化帽層208暴露
7的孔210的部分來形成。注意，孔210中的每一者暴露帽層208、電介質層206、導電層帽層 204及電介質層202的邊緣及源極線200的一部分。然後(例如)使用低壓化學氣相沉積 (LPCVD)給孔210中的每一者襯以電介質層212，例如氧化物層。舉例來說，電介質層212 形成在帽208、電介質層206、導電層204及電介質層202的經暴露邊緣上。然後，用導電層 (例如，導電柱，舉例來說插塞214，其為例如多晶矽)填充孔210中的每一者的剩餘部分， 所述導電層上覆電介質層212。對於一個實施例，將導電柱214導電摻雜為η—導電率類型。然後，舉例來說，可使 用第一功率設定下的離子植入將導電柱214處於電介質層202層級的一部分轉換成η.導 電率類型，如圖2Α中所示。可使用第二功率設定下的離子植入將導電柱214處於帽層208 層級的一部分轉換成(例如)η+導電率類型，如圖2Α中所示。源極選擇電晶體216 (例如場效應電晶體(FET))形成在導電柱214與導電層204 的每一交叉點處，其中導電層204、電介質層212及導電柱214分別形成每一選擇電晶體 216的控制柵極(其也可稱為選擇柵極)、柵極電介質及溝道。換句話說，每一源極選擇晶 體管216具有在導電柱214上的柵極電介質212及在柵極電介質212上的選擇柵極204。 每一選擇柵極204形成大致垂直延伸到圖2Α的平面(未顯示)中的源極選擇線的一部分。在圖2Β中，存儲器陣列的存儲器單元部分220經形成而上覆圖2Α的源極-選 擇_柵極部分201。存儲器單元部分220可通過形成上覆帽層208的電介質層222 (例如電 介質層222i，例如熱氧化物層或經沉積氧化矽(SiO2)層)來形成。導電層224(例如導電 層224)經形成而上覆電介質層222p導電層224可以為多晶矽，例如經導電摻雜的P型多 晶矽。另一選擇為，導電層224可以為含金屬層，例如高熔點金屬矽化物層。另一電介質層 222 (例如電介質層2222)經形成而上覆導電層2241;且另一導電層224 (例如導電層2242) 經形成而上覆電介質層2222，如圖2B中所示。對於一個實施例，電介質層222及導電層224 可如圖2B中所示交替直到存儲器單元部分220包含高達某一數目(例如N，其中N通常為 2的某次冪，例如8、16、32、64等)的上覆源極-選擇-柵極部分201的交替電介質層222 及導電層224。孔226經形成而穿過電介質層222及導電層224，大致停止在源極-選擇-柵極 部分201的上表面上，以使得孔226與導電柱214大致對準，如圖2B中所示。舉例來說，孔 226可停止在導電柱214的上表面處。孔226可通過圖案化最上面導電層224 (例如，圖2B 中的導電層2242)及通過(例如)蝕刻移除電介質層222及導電層224對應於由經圖案化 導電層224暴露的孔226的部分來形成。注意，孔226中的每一者暴露每一電介質層222 及每一導電層224的邊緣及導電柱214的上表面。可(例如)使用低壓化學氣相沉積(LPCVD)給孔226中的每一者襯以電荷捕獲層 228。舉例來說，電荷捕獲層228形成在每一導電層224及每一電介質層222的經暴露邊緣 上。然後，用上覆電荷捕獲層228的導電層(例如，導電柱，例如插塞230，其為例如多晶矽) 填充孔226中的每一者的剩餘部分以使得每一導電柱230接觸導電柱214中的相應一者， 如圖2B中所示。圖3是根據另一實施例的圖2B的區300的放大視圖，其圖解說明電荷捕獲層228 的結構。對於一個實施例，導電柱230、電荷捕獲層228及導電層224形成半導體-氧化 物_氮化物_氧化物_半導體(SONOS)結構。舉例來說，電荷捕獲層228可包含形成在導電層224上的氧化物層232、形成在氧化物層232上的氮化物層234及形成在氮化物層234 上的氧化物層236，如圖3中所示。因此，給每一孔226加襯包含(例如)使用LPCVD在每 一孔226的側壁上形成氧化物層232、(例如)使用LPCVD在氧化物層232上形成氮化物層 234及(例如)使用LPCVD在氮化物層234上形成氧化物層236。然後，在氧化物層236上 形成導電柱230以填充每一孔226的剩餘部分。圖4是圖2B的結構的俯視圖。換句話說，圖2B是沿圖4的線2B-2B觀看的橫截 面。對於一個實施例，槽410經形成而沿大致平行於孔226的方向穿過電介質層222及導 電層224，大致停止在源極-選擇-柵極部分201的上表面上，以使得槽410在存儲器單元 部分220的上表面下延伸到與孔226大致相同的層級。舉例來說，槽410停止在導電柱214 的上表面及帽層208的上表面處。然後，用電介質材料415 (例如高密度等離子(HDP)氧化 物、旋塗電介質材料，例如氫基倍半矽氧烷(HSQ)、六甲基二矽氧烷、八甲基三矽氧烷等)填 充每一槽410以形成隔離區420。隔離區420將每一導電層224切割成電隔離激活線(例如圖2B及4中所示的字 線424)，所述激活線大致垂直延伸到圖2B的平面中。舉例來說，隔離區420將導電層2242 劃分成多個隔離的字線4242>1、4242,2、4242,3及4242,4。每一隔離區420在導電柱230之間沿 橫穿所述隔離區420的深度的方向延伸，例如沿大致平行於箭頭430所指示的字線方向的 方向。每一隔離區420切斷上覆所述隔離區420在其之間延伸的導電柱230的電荷捕獲 層228的至少一部分以使得每一電荷捕獲層228沿圍繞經填充孔226中的相應一者的周邊 的方向為不連續，如圖4中所示。每一隔離區420從電荷捕獲層228中的每一者形成一對 電荷陷阱229，其中電荷陷阱229插入在導電柱230的一側與字線424之間，如圖2B及4中 所示。舉例來說，隔離區420可切斷氧化物層232、氮化物層234及氧化物層236，如圖4中 所示。另一選擇為，隔離區420可切斷電荷陷阱228的氧化物層232及氮化物層234。儘管 在圖4中將孔226顯示為具有圓形橫截面，但孔226也可具有橢圓形或大致正方形或矩形 橫截面或類似橫截面。用隔離區420切割電荷捕獲層228形成一對隔離的存儲器單元4501>2、4502,2，其中 存儲器單元450"出現在柱230的第一側與字線4242,2之間的交叉點處，且存儲器單元4502， 2出現在所述柱230的第二側(與第一側相對)與字線4242,3之間的交叉點處，如圖2B及4 中所示。在導電柱的一側與字線424之間的每一交叉點處，所述字線形成所述交叉點處的 存儲器單元450的控制柵極。如圖2B中所示，分別形成在柱230的第一側與字線4241>2及 4242,2的交叉點處的存儲器單元450"及4501>2形成在所述柱230的所述第一側上的第一串 聯耦合存儲器單元串，例如，第一 NAND串，且分別形成在所述柱230的第二側與字線42、3 及4242,3的交叉點處的存儲器單元4502a及4502,2形成在所述柱230的第二側上的第二串 聯耦合存儲器單元串，例如，第二 NAND串。另一選擇為，一串聯耦合串的存儲器單元可在柱 230的相對側上交替。舉例來說，分別形成在柱230的第一側與字線424。的交叉點處及 所述柱230的第二側與字線4242,3的交叉點處的存儲器單元450"及4502,2可形成在所述 柱230的交替側上的第一串聯耦合存儲器單元串，例如，第一 NAND串，且分別形成在所述柱 230的第二側與字線4241>3的交叉點處及所述柱230的第一側與字線4242,3的交叉點處的 存儲器單元450^及450"可形成在所述柱230的交替側上的第二串聯耦合存儲器單元串，例如，第二 NAND串。對於一個實施例，每一存儲器單元450可以為非易失性SONOS快快閃記憶體 儲器單元，其包含形成存儲器單元450的控制柵極的字線424的一部分、電荷陷阱228 (其 包含形成在字線424上的氧化物層232、形成在氧化物層232上的氮化物層234及形成在氮 化物層234上的氧化物層236)及形成在氧化物層236上的導電柱230的一部分。在圖2C中，根據實施例，存儲器陣列的漏極_選擇_柵極部分250經形成而上覆圖 2B的存儲器單元部分220。漏極-選擇-柵極部分250可通過形成上覆最上面字線424 (例 如，字線4242>1、4242,2、4242,3及4242,4)、所述最上面字線424之間的隔離區420及導電柱230 的電介質層252 (例如墊氧化物層，例如熱氧化物層或經沉積氧化矽(SiO2)層)，如圖2C中 所示。電介質層254(例如，氮化物層，舉例來說氮化矽的層)經形成而上覆電介質層 252。電介質層256 (例如，類似於電介質層252)經形成而上覆電介質層254。導電層258 (例 如，類似於如上文結合圖2A所述的導電層204)經形成而上覆電介質層256。電介質層 260 (例如，類似於電介質層252)經形成而上覆導電層258。電介質層262 (例如，類似於電 介質層254)經形成而上覆電介質層260。電介質層264 (例如，類似於電介質層252)經形 成而上覆電介質層262。在形成電介質層264之後，孔266經形成而穿過電介質層264、電介質層262、電介 質層260、導電層258、電介質層254及電介質層252，例如大致停止在導電柱230上。舉例 來說，孔266可與導電柱230對準，如圖2C中所示。孔266可通過圖案化電介質層264及通 過(例如)蝕刻移除電介質層264、電介質層262、電介質層260、導電層258、電介質層256、 電介質層254及電介質層252對應於由經圖案化電介質層264暴露的孔266的部分來形成。 注意，孔266中的每一者暴露電介質層264、電介質層262、電介質層260、導電層258、電介 質層254及電介質層252的邊緣及導電柱230的上表面。然後，(例如)使用低壓化學氣 相沉積((LPCVD)給孔266中的每一者襯以電介質層268，例如氧化物層。舉例來說，電介質 層268形成在電介質層264、電介質層262、電介質層260、導電層258、電介質層254及電介 質層252的經暴露邊緣上。然後，用上覆電介質層268的導電層(例如導電柱，舉例來說插 塞270，其為例如多晶矽)填充孔266中的每一者的剩餘部分。對於一個實施例，將導電柱270導電摻雜為η—導電率類型。然後，舉例來說，可使 用第一功率設定下的離子植入將導電柱270處於電介質層252、254及256層級的部分轉換 成n+導電率類型，如圖2C中所示。可使用第二功率設定下的離子植入將導電柱270處於 電介質層260、262及264層級的部分轉換成(例如)n+導電率類型，如圖2C中所示。對於一個實施例，溝槽274經形成而穿過電介質層264、電介質層262、電介質層 260、導電層258、電介質層256、電介質層254及電介質層252，大致停止在最上面字線424 上，例如圖2C的字線4242>1、4242,2、4242,3及4242,4。溝槽274可通過圖案化電介質層264 及通過(例如)蝕刻移除電介質層264、電介質層262、電介質層260、導電層258、電介質層 256、電介質層254及電介質層252對應於由經圖案化電介質層264暴露的溝槽274的部分 來形成。然後，用電介質材料276(例如，高密度等離子(HDP)氧化物、旋塗電介質材料，例 如氫基倍半矽氧烷(HSQ)、六甲基二矽氧烷、八甲基三矽氧烷等)填充每一溝槽274以形成 隔離區278。隔離區278界定導電層258的剩餘部分與導電柱270的每一交叉點處的控制 柵極(例如，選擇柵極279)，如圖2C中所示。
漏極選擇電晶體280 (例如場效應電晶體(FET))形成在導電柱270與導電層258 的每一交叉點處，其中導電層258、電介質層268及導電柱270分別形成每一漏極選擇晶體 管280的選擇柵極、柵極電介質及溝道。換句話說，每一漏極選擇電晶體280具有在導電柱 270上的柵極電介質268及在柵極電介質268上的選擇柵極279。每一選擇柵極279形成 圖4中由虛線指示的漏極選擇線282的一部分。每一漏極選擇線282上覆且大致平行於經 電介質填充槽410，如圖4中所示。導電層286(例如，金屬層，舉例來說鋁)經形成而上覆每一隔離區278的上表面、 電介質層264的上表面及每一導電柱270的上表面，如圖2C中所示。導電層286經圖案 化、蝕刻及處理(例如，使用標準處理)以從其產生個別數據線，例如位線290，如圖4中的 虛線所示。位線290與選擇線282及經電介質填充槽410大致垂直，如圖4中所示。注意，導電柱230的每一側上的存儲器單元450及經電介質填充槽410 (圖4)形 成插入在源極選擇電晶體216與漏極選擇電晶體280之間的串聯耦合存儲器單元450串。 舉例來說，圖2C顯示位於導電柱230的一個側上且插入在源極選擇電晶體216與漏極選擇 電晶體280之間的串聯耦合存儲器單元450。及4501>2串，及位於所述導電柱230的相對側 上且插入在源極選擇電晶體216與漏極選擇電晶體280之間的串聯耦合存儲器單元4502>1 及4502,2串。共用柱230串聯耦合存儲器單元450"及4501>2且串聯耦合存儲器單元4502， 1及4502,2。對於一些實施例，串聯耦合存儲器單元串中的存儲器單元數目可為2的某次冪， 例如 8、16、32、64 等。源極選擇電晶體216通過導電柱214耦合到每一串聯耦合存儲器單元串，且漏極 選擇電晶體280通過導電柱270耦合到每一串聯耦合存儲器單元串，如圖2C中所示。每一 源極選擇電晶體216將每一導電柱230的下端且因此將所述導電柱230的任一側上的串聯 耦合存儲器單元串選擇性地耦合到源極線200，如圖2C中所示。每一漏極選擇電晶體280 選擇性地將每一導電柱230的上端且因此將所述導電柱230的任一側上的串聯耦合存儲器 單元串耦合到位線290。總結儘管本文中已圖解說明及描述具體實施例，但所屬領域的技術人員將了解，任何 經計算以實現相同目的的布置均可替代所示具體實施例。所屬領域的技術人員將明了本發 明的許多修改。因此，此申請案既定涵蓋本發明的任何修改或變化形式。本發明明確既定 僅由以上權利要求書及其等效內容限定。
1權利要求
一種存儲器陣列(104)，其包括第一對電隔離激活線(4242，2、4242，3)，其形成在一個或一個以上導電柱(230)的相對側上；第二對電隔離激活線(4241，2、4241，3)，其形成在所述一個或一個以上導電柱(230)的相對側上；及多個電荷存儲節點(229)，其中每一電荷存儲節點(229)插入在所述導電柱(230)中的相應一者與所述激活線(4242，2、4242，3、4241，2、4241，3)中的相應一者之間；其中存儲器單元(4501，2)及存儲器單元(4501，1)形成第一串聯耦合存儲器單元串的至少一部分，所述存儲器單元(4501，2)形成在所述第一對激活線(4242，2、4242，3)中的第一者(4242，2)與所述導電柱(230)中的給定一者的交叉點處，所述存儲器單元(4501，1)形成在所述第二對激活線(4241，2、4241，3)中的第一者(4241，2)與所述導電柱(230)中的所述給定一者的交叉點處；且其中存儲器單元(4502，2)及存儲器單元(4502，1)形成第二串聯耦合存儲器單元串的至少一部分，所述存儲器單元(4502，2)形成在所述第一對激活線(4242，2、4242，3)中的第二者(4242，3)與所述導電柱(230)中的所述給定一者的交叉點處，所述存儲器單元(4502，1)形成在所述第二對激活線(4241，2、4241，3)中的第二者(4241，3)與所述導電柱(230)中的所述給定一者的交叉點處。
2.根據權利要求1所述的存儲器陣列(104)，其中所述第一對激活線(4242,2、4242,3)中 的所述第一者(4242,2)及所述第二對激活線(424U324U)中的所述第一者(42、2)形成 在所述導電柱(230)中的所述給定一者的相同側上。
3.根據權利要求1所述的存儲器陣列(104)，其進一步包括耦合到所述第一串聯耦 合存儲器單元串的第一端及所述第二串聯耦合存儲器單元串的第一端的第一選擇電晶體 (216)。
4.根據權利要求3所述的存儲器陣列(104)，其中所述一個或一個以上導電柱(230) 為一個或一個以上第一導電柱(230)，其中所述第一選擇電晶體(216)形成在選擇線(204) 與耦合到所述第一導電柱(230)中的所述給定一者的一端的第二導電柱(214)之間的交叉 點處。
5.根據權利要求4所述的存儲器陣列(104)，其中第二導電柱(214)進一步耦合到源 極線(200)。
6.根據權利要求3所述的存儲器陣列(104)，其進一步包括耦合到所述第一串聯耦 合存儲器單元串的第二端及所述第二串聯耦合存儲器單元串的第二端的第二選擇電晶體 (280)。
7.根據權利要求6所述的存儲器陣列(104)，其中所述一個或一個以上導電柱(230) 為一個或一個以上第一導電柱(230)，其中所述第二選擇電晶體(280)形成在選擇線(282) 與耦合到所述第一導電柱(230)中的所述給定一者的第二端的第二導電柱(270)之間的交 叉點處。
8.根據權利要求7所述的存儲器陣列(104)，其中第二導電柱(270)進一步耦合到數 據線(290)。
9.根據權利要求6所述的存儲器陣列(104)，其中所述第一選擇電晶體(216)將所述第一串聯耦合存儲器單元串及所述第二串聯耦合存儲器單元串選擇性地耦合到源極線 (200)，且所述第二選擇電晶體(280)將所述第一串聯耦合存儲器單元串及所述第二串聯 耦合存儲器單元串選擇性地耦合到數據線(290)。
10.根據權利要求1所述的存儲器陣列(104)，其進一步包括插入在所述第一(4242,2、 4242,3)及第二 GZt2JZU對激活線中的所述第一者(4242,2、42、2)與第二者(4242,3、 4241j3)之間的隔離區(420)。
11.根據權利要求10所述的存儲器陣列(104)，其中所述隔離區(420)延伸於插入在 所述第一對激活線(4242,2、4242,3)中的所述第一者(4242,2)與所述導電柱(230)中的所述 給定一者之間的所述電荷存儲節點(229)與插入在所述第一對激活線(4242,2、4242,3)中的 第二者(4242,3)與所述導電柱(230)中的所述給定一者之間的所述電荷存儲節點(229)之 間。
12.根據權利要求11所述的存儲器陣列(104)，其中所述隔離區(420)進一步延伸於 插入在所述第二對激活線(424U324U)中的所述第一者(42、2)與所述導電柱(230)中 的所述給定一者之間的所述電荷存儲節點(229)與插入在所述第二對激活線^〗、。*〗、 3)中的所述第二者(42、3)與所述導電柱(230)中的所述給定一者之間的所述電荷存儲節 點(229)之間。
13.一種形成存儲器陣列(104)的方法，其包括形成源極線(200)；在至少一個導電柱(230)的第一側上且在所述源極線(200)上方形成第一串聯耦合存 儲器單元(450)串；在所述至少一個導電柱(230)的第二側上且在所述源極線(200)上方形成第二串聯耦 合存儲器單元(450)串；在所述第一串聯耦合存儲器單元(450)串及所述第二串聯耦合存儲器單元(450)串上 方形成數據線(290)；其中形成所述第一存儲器單元(450)串包括在所述至少一個導電柱(230)的所述第一 側上形成至少第一控制柵極(424)及將至少第一電荷陷阱(229)插入在所述至少一個導電 柱(230)的所述第一側與所述第一控制柵極(424)之間；且其中形成所述第二存儲器單元串包括在所述至少一個導電柱(230)的所述第二側上 形成至少第二控制柵極(424)及將至少第二電荷陷阱(229)插入在所述至少一個導電柱 (230)的所述第二側與所述第二控制柵極(424)之間；且其中所述第一與第二電荷陷阱(229)彼此電隔離且所述第一與第二控制柵極(424)彼 此電隔離。
14.根據權利要求13所述的方法，其進一步包括在所述第一與第二控制柵極(424)之 間形成隔離區(420)。
15.根據權利要求14所述的方法，其中形成所述隔離區(420)包括形成穿過至少一個 導電層(224)及電荷捕獲層(228)的至少一部分的槽(410)，及用電介質材料(415)填充所 述槽(410)，其中由所述至少一個導電層(224)形成所述控制柵極(424)且由所述電荷捕獲 層(228)形成所述電荷陷阱(229)。
16.根據權利要求15所述的方法，其中形成穿過所述電荷捕獲層(228)的所述至少一部分的所述槽(410)包括形成穿過氧化物層(232)及氮化物層(234)的所述槽(410)。
17.根據權利要求16所述的方法，其中形成穿過所述電荷捕獲層(228)的所述至少一 部分的所述槽(410)進一步包括形成穿過另一氧化物層(236)的所述槽(410)。
18.根據權利要求17所述的方法，其中使用低壓化學氣相沉積來沉積所述氧化物層 (232、236)及所述氮化物層(234)。
19.根據權利要求13所述的方法，其中所述至少一個導電柱(230)為第一導電柱 (230)且所述方法進一步包括在至少一個第二導電柱(214)上形成耦合在所述第一導電柱 (230)的一端與所述源極線(200)之間的選擇電晶體(216)以使得所述選擇電晶體(216) 插入在所述源極線(200)與所述第一串聯耦合第一存儲器單元(450)串的一端之間及所述 源極線(200)與所述第二串聯耦合第二存儲器單元(450)串的一端之間。
20.根據權利要求19所述的方法，其進一步包括在至少一個第三導電柱(270)上形成 耦合在所述第一導電柱(230)的相對端與所述數據線(290)之間的另一選擇電晶體(280) 以使得所述另一選擇電晶體(280)插入在所述數據線(290)與所述第一串聯耦合第一存儲 器單元串的相對端之間及所述數據線(290)與所述第二串聯耦合第二存儲器單元串的相 對端之間。
全文摘要
本發明揭示存儲器陣列及形成存儲器陣列的方法。一個此類存儲器陣列(104)具有共享單個導電柱(230)的第一串聯耦合第一存儲器單元(450)串及第二串聯耦合第二存儲器單元(450)串，所述單個導電柱(230)形成用於兩個串聯耦合存儲器單元(450)串的溝道。舉例來說，第一存儲器單元(450)可具有在所述導電柱(230)的第一側上的第一控制柵極(424)及插入在所述導電柱(230)的所述第一側與所述第一控制柵極(424)之間的第一電荷陷阱(229)。第二存儲器單元(450)可具有在所述導電柱(230)的第二側上的第二控制柵極(424)及插入在所述導電柱(230)的所述第二側與所述第二控制柵極(424)之間的第二電荷陷阱(229)。所述第一與第二電荷陷阱(229)彼此電隔離且所述第一與第二控制柵極(424)可彼此電隔離。
文檔編號H01L21/28GK101971324SQ200980108602
公開日2011年2月9日 申請日期2009年3月12日 優先權日2008年3月13日
發明者西奧多·皮耶克尼 申請人:美光科技公司