用於負載開關和直流-直流器件的高密度mosfet的器件結構及其製備方法

2023-05-11 06:39:51 3

用於負載開關和直流-直流器件的高密度mosfet的器件結構及其製備方法
【專利摘要】本發明的各個方面提出了一種帶有自對準源極接觸的基於高密度溝槽的功率MOSFET，以及這類器件的製備方法。源極接觸與墊片自對準，墊片沿柵極蓋的側壁形成。另外，有源器件具有二階柵極氧化物。其中柵極氧化物底部的厚度大於頂部的厚度。二階柵極氧化物與自對準的源極接觸相結合，從而製備的器件間距可以在深亞微米級別。
【專利說明】用於負載開關和直流-直流器件的高密度MOSFET的器件結構及其製備方法
發明領域
[0001]本發明涉及金屬氧化物半導體場效應電晶體(M0SFET)，更確切地說是基於高密度溝槽的功率M0SFET。
技術背景
[0002]低壓功率MOSFET通常用於負載開關器件。在負載開關器件中，要求降低器件的導通電阻(Rds)。確切地說，應該是器件的RdsA必須最小，其中RdsA就是器件的導通電阻與器件的有源區面積的乘積。另外，低壓功率MOSFET常用於高頻直流-直流器件。在這些應用中，通常要求器件的開關速度達到最大。優化開關速度最關鍵的三個因素為:l)RdsXQg;2)RdsXQtjss;以及3) Qgd/Qgs之比。首先，Rds和柵極電荷(Qg)的乘積可測試器件傳導和開關的共同損耗。Qg為柵漏電荷(Qgd)和柵源電荷(Qgs)之和。在第二個參數中，輸出電荷Qoss用於測量當器件接通或斷開時，需要充電和放電的電容。最後，使Qgd/Qgs的比值最小，當器件斷開時，可以減少由很大的dV/dt導致器件接通的可能性。
[0003]如圖1A所示，設計基於溝槽的MOSFET的目的之一是降低器件的RdsA。基於溝槽的MOSFET可以除去平面型MOSFET中原有的JFET結構。通過除去JFET，可以降低晶胞間距。然而，基本的基於溝槽的MOSFET在本體區中不具備任何電荷平衡，從而增大了 RdsA。而且，柵極氧化物比較薄，在溝槽下方產生很高的電場，致使擊穿電壓較低。為了承載電壓，漂流區中的摻雜濃度必須很低，從而對於帶有較薄柵極氧化物的結構來說，增大了 RdsA。另外，由於很難進一步減小柵極氧化物的厚度，所以隨著晶胞間距持續減小，基於溝槽的MOSFET並非是一個理想的選擇。
[0004]人們一直試圖利用各種方法,解決上述問題。圖1B表示Baliga在美國專利號5，998，833中提出的第一種示例——屏蔽柵M0SFET。利用一個連接到源極電勢的基於溝槽的屏蔽電極，代替較大的柵極電極，降低了 MOSFET的柵漏電容(Cgd)，在高頻操作時，通過減少柵極放電和充電的電量，提高了開關速度。然而，由於源極電勢通過屏蔽電極電容耦合到漏極，因此Baliga提出的MOSFET器件具有很高的輸出電容。而且，為了承載閉鎖電壓，需要很厚的氧化物。最後，為了在同一個溝槽中，製備兩個電氣性分隔的多晶矽電極，需要進行複雜的工藝。當器件的間距縮至很深的亞微米級別時，製備的複雜性將進一步增大。
[0005]最後，Temple在美國專利申請號4，941，026中提出的圖1C所示的MOSFET設計圖，具有有利於優化器件開關特性的某些特點。Temple提出的器件利用二階柵極氧化物，在柵極頂部附近具有薄氧化層，在柵極底部具有厚氧化層，以便製成低通道電阻和低漂流電阻的器件。柵極頂部的薄氧化物可以在柵極和本體區之間提供良好的耦合，在薄氧化物附近的溝槽中，產生很強的反轉以及低導通電阻。柵極底部較厚的柵極氧化物產生電荷平衡效果，使得漂流區的摻雜濃度增高。漂流區中較高的摻雜濃度降低了它的電阻。
[0006]然而，由於圖1C所示器件對本體接觸區的失準誤差高度敏感，並不能輕鬆地減小它的尺寸。例如，如果器件的間距尺寸降至深亞微米級別(例如0.5-0.6 μ m)，那麼接觸掩膜的失準就相當於柵極的失準，可能會對器件的性能造成很大的影響。為了形成到本體區良好的歐姆接觸，在使用接觸掩膜之後，重摻雜注入歐姆接觸區，其中歐姆接觸區用導電類型與本體區相同的摻雜物重摻雜。如果接觸掩膜中的開口對準得太靠近柵極，也就是說不是準確地位於矽臺面結構的中心，那麼使用摻雜層注入，形成同本體產生歐姆接觸的接觸區之後，注入的重摻雜物終止在通道中。如果重摻雜歐姆接觸區處於通道中，那麼器件的閾值電壓和導通電阻將受到影響。而且，如果接觸掩膜對準得離柵極過遠，那麼雙極結型電晶體(BJT)的接通將成為一個問題。因為如果接觸離溝槽較遠的話，本體區的長度及其電阻都會增大。隨著本體區電阻的增大，施加在本體區的電壓也會增大。本體區上較大的壓降將更容地接通寄生BJT，對器件造成損壞。
[0007]因此，為了製備深亞微米器件，優化後作為負載開關和高頻直流-直流器件，必須使用將接觸自對準到柵極的器件和方法，以避免上述不良效果。
[0008]正是在這一前提下，提出了本發明的實施例。

【發明內容】

[0009]本發明提供了一種用於製備MOSFET器件的方法，其中，包括:
a)在第一導電類型的半導體襯底頂面上方，製備一個硬掩膜，其中硬掩膜包括第一和第二絕緣層，其中第二絕緣層抵抗刻蝕第一絕緣層的第一次刻蝕工藝，第一絕緣層可以抵抗刻蝕第二絕緣層的第二次刻蝕工藝；
b )通過硬掩膜中的開口，刻蝕半導體襯底，以便在半導體襯底中形成多個溝槽，其中溝槽包括溝槽頂部和溝槽底部；
c)用第一厚度Tl的頂部絕緣層內襯溝槽頂部，用第二厚度T2的底部絕緣層內襯溝槽底部，其中T2大於Tl ；
d)在溝槽中沉積導電材料，形成多個柵極電極；
e)在柵極電極上方製備絕緣柵極蓋至少達到硬掩膜第二絕緣層的水平處，其中絕緣柵極蓋由可以被第一次刻蝕工藝刻蝕，同時抵抗第二次刻蝕工藝的材料製成；
f )利用第一次刻蝕工藝，除去硬掩膜的第一絕緣層，保留與溝槽對準的絕緣柵極蓋突出至硬掩膜第二絕緣層的水平上方；
g)在襯底頂部，製備一個本體層，其中本體層為與第一導電類型相反的第二導電類
型；
h)在硬掩膜的第二絕緣層和絕緣柵極蓋上方，製備一個絕緣墊片層；
i )在絕緣墊片層上方，製備一個導電或半導體墊片層，並且各向異性地刻蝕導電或半導體墊片層和絕緣墊片層，保留沿著絕緣柵極蓋側壁的那部分導電或絕緣墊片層和絕緣墊片層，作為導電或半導體墊片和絕緣墊片；並且
j )利用導電或半導體墊片作為自對準掩膜，在半導體襯底中形成開口，用於源極接觸。
[0010]上述的方法，其中，製備多個溝槽包括穿過硬掩膜和襯底中的開口刻蝕，形成溝槽的頂部；沿溝槽頂部的側壁和底面生長一個頂部絕緣層，並且沿側壁在頂部絕緣層上製備墊片；將墊片作為掩膜，刻蝕沉積在溝槽頂部底面上的絕緣層，以及溝槽頂部下方的襯底，形成溝槽的底部；沿溝槽底部的側壁和底面，生長底部絕緣層；並且除去墊片。
[0011]上述的方法，其中，製備多個溝槽包括穿過硬掩膜和襯底中的開口刻蝕，形成溝槽的頂部和底部；沿溝槽頂部和底部的側壁和底面生長底部絕緣層；用第一部分導電材料填充溝槽底部；從溝槽頂部除去底部絕緣層；沿溝槽頂部側壁以及沿溝槽底部中導電材料的頂面，生長頂部絕緣層；利用第二部分導電材料在頂部絕緣層上沿側壁形成墊片；並且從溝槽底部中導電材料的頂面上刻蝕掉頂部絕緣層。
[0012]上述的方法，其中，還包括:在本體層下面製備一個子本體層，其中子本體層為第二導電類型，其摻雜濃度小於本體層的摻雜濃度。
[0013]上述的方法，其中，形成本體層之前，通過第二導電類型的離子注入，形成子本體層。
[0014]上述的方法，其中，子本體層延伸到溝槽頂部以下。
[0015]上述的方法，其中，在襯底中製備多個溝槽還包括製備一個或多個柵極拾取溝槽，其中在溝槽中沉積導電材料還包括在柵極拾取溝槽中沉積導電材料，以形成柵極拾取電極，其中一個或多個柵極拾取溝槽形成在第二導電類型的摻雜槽中，摻雜槽形成在半導體襯底中。
[0016]上述的方法，其中，還包括:在通過硬掩膜的第一絕緣層上方沉積一層導電材料，並且利用ESD掩膜和ESD刻蝕工藝，除去硬掩膜的第一絕緣層之前，先在硬掩膜的第一絕緣層上方，製備一個靜電放電(ESD)保護電極。
[0017]上述的方法，其中，還包括在除去硬掩膜的第二層之前，先氧化ESD保護電極的表面。
[0018]上述的方法，其中，還包括:配置一個或多個肖特基接觸結構，以終止器件，其中製備肖特基接觸結構還包括製備一個或多個本體鉗位(BCL)結構。
[0019]上述的方法，其中，還包括:在半導體襯底中的開口附近，製備一個歐姆接觸區，用於源極接觸，其中歐姆接觸區具有高濃度的第二導電類型摻雜物，所述的MOSFET器件中有源器件的間距小於0.6微米。
[0020]本發明還提供了一種MOSFET器件，其中，包括:
一個第一導電類型的半導體襯底，其中襯底包括一個輕摻雜的外延區，在襯底頂部；一個第二導電類型的本體區，形成在半導體襯底頂部，其中第二導電類型與第一導電類型相反；
半導體襯底和本體區構成的多個有源器件結構，其中每個有源器件結構都含有一個與柵極氧化物絕緣的柵極電極，其中柵極氧化物頂部的厚度為Tl，柵極氧化物底部的厚度為T2，其中T2大於Tl ;一個或多個第一導電類型的源極區，形成在柵極電極附近的本體區頂部；一個絕緣柵極蓋，形成在每個柵極電極上方，其中絕緣墊片形成在絕緣柵極蓋的側壁上，導電或半導體墊片形成在絕緣墊片的裸露側壁上，絕緣層在本體區的頂面上；一個導電源極金屬層形成在絕緣層上方；一個或多個電連接結構，將源極金屬層與一個或多個源極區連接起來，其中絕緣墊片將一個或多個電連接結構與絕緣柵極蓋分開。
[0021]上述的MOSFET器件，其中，導電或半導體墊片為多晶矽墊片。
[0022]上述的MOSFET器件，其中，用第一導電類型的摻雜物摻雜多晶矽墊片。
[0023]上述的MOSFET器件，其中，省去了半導體襯底頂部外延區的第一導電類型的源極區。
[0024]上述的MOSFET器件，其中，還包括一個子本體層，其中子本體層為第二導電類型的輕摻雜區，形成在本體區域底面以下，其中子本體層的深度延伸到溝槽頂部下方。
[0025]上述的MOSFET器件，其中，還包括一個或多個靜電放電(ESD)保護結構。
[0026]上述的MOSFET器件，其中，還包括一個或多個柵極拾取溝槽。
[0027]上述的MOSFET器件，其中，還包括一個肖特基接觸結構，其中肖特基接觸結構為本體鉗位結構。
【專利附圖】

【附圖說明】
[0028]圖1A-1C表示原有技術的MOSFET器件。
[0029]圖2A-2C表示依據本發明的各個方面，用於解釋MOSFET器件電學性能的圖表及圖形。
[0030]圖3A-3E表示依據本發明的各個方面，多個MOSFET器件的剖面圖。
[0031]圖4表示依據本發明的各個方面，MOSFET器件的架空布局模式。
[0032]圖5A-5J表示依據本發明的各個方面，MOSFET器件製備方法的剖面圖。
[0033]圖6A-6B表不依據本發明的各個方面，MOSFET器件的可選製備方法的剖面圖。
[0034]圖7A-7E表示依據本發明的各個方面，MOSFET器件的二階柵極氧化物的可選製備方法的剖面圖。
【具體實施方式】
[0035]儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域的技術人員應明確以下細節的各種變化和修正都屬於本發明的範圍。因此，提出以下本發明的典型實施例，並沒有使所聲明的方面損失任何普遍性，也沒有提出任何局限。在下文中，N型器件用於解釋說明。利用相同的工藝，相反的導電類型，就可以製備P型器件。
[0036]本發明的各個方面提出了一種帶有自對準源極和本體接觸的基於高密度溝槽的功率MS0FET。源極/本體接觸與導電或半導體(例如摻雜多晶矽)墊片自對準。墊片沿柵極蓋的側壁形成。另外，有源器件具有二階柵極氧化物，其中柵極氧化物的底部厚度為T2,柵極氧化物的頂部厚度為T1, T2大於1\。二階柵極氧化物與自對準源極/本體接觸相結合，用於製備可大幅縮減尺寸的器件，有源器件間距在深亞微米級別，例如0.5-0.6微米。
[0037]本發明的其他方面提出了一種類似的器件，在該器件的矽外延部分中，沒有源極區。依據本發明的這一方面，半導體墊片(例如N+-摻雜多晶矽墊片)也可以作為源極區，因此在襯底中增加源極區可以省去。本發明的其他方面提出了一種類似的器件，通過將摻雜物從摻雜多晶矽墊片擴散至器件的矽外延部分中，在器件的矽外延部分中形成源極區。
[0038]本發明的其他方面提出了一種帶有自對準源極接觸的基於高密度溝槽的功率M0SFET,自對準源極接觸適用於高開關速度。除了自對準源極接觸和二階柵極氧化物之外，快速開關MOSFET還包括一個在本體區下面的輕摻雜P-區。輕摻雜P-區削弱了器件柵極和漏極之間的耦合。
[0039]二階柵極氧化物使得柵極氧化物374的底部可以承載絕大部分的電壓，從而減少外延層307必須承載的電壓。圖2A表示有源器件的剖面圖，顯示出電場強度，其中陰影越暗表示電場強度越大。如圖中沿溝槽底部的深色陰影所示，柵極氧化物374的底部承載了電場的絕大部分。圖2B表示器件300閉鎖的電壓與襯底中深度的關係圖。器件300在0.5微米左右的深度上開始閉鎖電壓。該深度與柵極氧化物118的底部開始厚度為T2處的深度是一致的。在溝槽底部和氧化物374附近(約1.0微米)，器件總共閉鎖了 18V左右，大幅減少了外延層307的電壓閉鎖負擔。因此，可以增大外延漂流層307的摻雜濃度，以降低器件的RdsA。外延層307摻雜濃度的增大，以及較小的晶胞間距導致較低的通道電阻，使得當該器件承載與圖1A所示相同的電壓時，與原有技術基於溝槽的MOSFET相比，RdsA下降約90%或更多，當該器件承載與圖1B所示相同的電壓時，與原有技術的分裂柵極MOSFET相比，RdsA下降約37%或更多。
[0040]器件的RdsA會因積累區391的位置進一步降低。如圖2C所示，當柵極接通時，一個很窄的積累區391形成在溝槽側壁附近的外延層307頂部。作為示例，積累區391的寬度約為300-400A。沿積累區的電荷載流子濃度降低了外延層307頂部的電阻。此外，由於積累區391很薄，只要晶胞間距大於積累區391的寬度，那麼減小晶胞間距就不會影響電阻。參見圖1B，上述分裂柵極MOSFET器件並不具備這種特性。在分裂柵極MOSFET器件中，溝槽底部的導體保持在源極電勢，防止沿側壁附近的狹窄路徑形成積累區391。因此，將分裂柵極MOSFET的間距縮減至深亞微米級別並不現實。
[0041]圖3A表示依據本發明的各個方面，器件結構300的有源區剖面圖。器件結構300位於半導體襯底301上。襯底301可以適當摻雜為N-型或P-型襯底。本文所用的襯底301將成為N-型襯底。半導體襯底301具有一個重摻雜的N+漏極區302和外延層307。作為示例，漏極區302的摻雜濃度約為IO19CnT3或更大。外延層307可以生長在漏極區302上方，並且輕摻雜N-型摻雜物。作為示例，外延層107的摻雜濃度約在IO15CnT3和IO17CnT3之間。一個適當摻雜的P-本體層303或本體區形成在外延層307頂部。N+-摻雜源極區304形成在本體層303頂部。
[0042]依據本發明的各個方面，器件結構300的有源區包括多個基於溝槽的M0SFET。通過製備穿過P-本體層303延伸到外延層307中的溝槽370，製備基於溝槽的功率M0SFET。每個溝槽370都有一個頂部371和底部372。用厚度為T1的頂部絕緣層373內襯溝槽的頂部371，用厚度為T2的底部絕緣層374內襯溝槽的底部372。依據本發明的各個方面，要求厚度T1小於厚度T2。作為示例，頂部和底部絕緣層373、374可以是氧化物。用適當的材料填充溝槽的剩餘部分，形成柵極電極309。作為示例，柵極電極309可以用多晶矽製備。雖然圖3Α沒有表示出來，柵極電極309連接到柵極墊，並且保持在柵極電勢。每個柵極電極309都通過絕緣柵極蓋308與源極金屬317電絕緣，絕緣柵極蓋308設置在溝槽上方。為絕緣層的硬掩膜第二層355也形成在源極區304上方。通過沿柵極蓋308的垂直邊緣形成絕緣墊片341，可以降低柵極電極309到源極材料317之間發生短路的可能性。作為示例，絕緣墊片341可以是氧化物。
[0043]源極區304通過襯底中的自對準接觸開口 389電連接到源極材料317，自對準接觸開口 389穿過作為絕緣層的硬掩膜第二層355和源極區304延伸。沿絕緣墊片341的裸露側壁形成的N+-摻雜多晶矽墊片342，使開口 389自對準。這些墊片作為刻蝕工藝的掩膜層，用於製備接觸開口 389。N+-摻雜多晶矽墊片342增大了到源極的接觸面積，降低了接觸電阻，有利於形成歐姆接觸。作為示例，但不作為局限，可以通過導電插頭357形成電連接。作為示例，但不作為局限，導電插頭357可以由鎢等導電材料製成。增加一個歐姆接觸區343，可以增強導電插頭357和P-本體層303之間的歐姆接觸。歐姆接觸區343是一個重摻雜P-區，形成在自對準接觸開口 389的裸露表面上。作為示例，在大約IXlO19Cnr3的摻雜濃度下，注入硼等P-型摻雜物，可以形成歐姆接觸區343。
[0044]自對準的接觸開口 389互相離得很近，使得MOSFET器件中有源器件的間距P小於1.0微米。更確切地說，本發明的各個方面提出了允許器件的間距P小於0.6微米。即使當器件的間距尺寸小於1.0微米時，由於接觸開口 389的自對準消除了對準誤差，因此這個間距也是可能的。這樣可以確保來自於歐姆接觸區343的摻雜物仍然在通道外，從而保持了器件的閾值電壓。另外，由於溝槽側壁和導電插頭之間的距離將在這個器件上基本保持恆定，因此接觸開口 389的自對準有利於精確控制寄生BJT的開啟。恆定的間距使得本體區電阻和本體區中的電壓降在整個器件上也基本保持恆定。因此，對於每個有源器件來說，使寄生BJT開啟的情況有微小的差別。
[0045]依據本發明的另一個附加方面，還可以配置器件結構300』，用於直流-直流器件等快速開關器件。圖3B表示結構300』，它與圖3A所示的器件300類似，但是增加了一個子本體層388。子本體層388為輕摻雜P-層，形成在P-本體層303下方，並且電連接到源極金屬。子本體層388的摻雜濃度應非常低，使得反轉通道形成在底部絕緣層374附近。輕摻雜的子本體層388的摻雜範圍從I X IO14CnT3至I X IO16CnT3左右。器件300』增加子本體層388，削弱了柵極電極和漏極電極之間的耦合，從而大幅提高了 Qg、Qgd和Qtjss的值。此外，器件的Rds,只有些許增加。如上所述，這些變量都屬於決定器件開關速度的關鍵品質因數。通過使Qg、Qgd和Qtjss最大，而Rds,只有些許增加，大幅提高了器件300』的開關速度。子本體層388的深度延伸到溝槽頂部371下方。隨著子本體層388深度的增加，開關速度也會得到改善。然而，深度的增加也會使Rds,增大。
[0046]圖3C表示依據本發明的一個附加方面，器件300」從半導體襯底301的頂部省去了源極區304。除了去掉源極區304之外，器件300」與圖3A所示的器件300基本類似。由於N+-摻雜多晶矽墊片342具有高濃度N-型摻雜物，可以作為源極區，因此可以省去源極區304。使用N+-摻雜多晶矽墊片342作為源極區，可以減少製備過程中的源極注入，顯著抑制了寄生雙極管的開啟現象。
[0047]如圖3D所示，器件300還可以含有一個靜電放電(ESD)保護結構395。ESD保護結構395可以是形成在雙層硬掩膜中第一層356上方的導電材料396。選擇性摻雜導電材料396，使其含有N-型和P-型區。絕緣層397形成在導電材料396的頂面上方。
[0048]如圖3D所示，器件300還可以含有一個或多個柵極拾取溝槽370』。柵極拾取溝槽370』與有源器件溝槽370基本類似。然而，柵極拾取電極322代替電絕緣柵極電極309，穿過柵極蓋308的電連接結構320，電連接到柵極金屬324上。作為示例，但不作為局限，電連接結構320可以是鎢。柵極拾取溝槽370』可以形成在深摻雜區361中，摻雜區361的摻雜物導電類型與襯底301相反。作為示例，但不作為局限，如果襯底301為N-型，那麼深摻雜區361將摻雜P-型，在這種情況下，有時也稱為「P-槽(P-Tub)」。還可選擇，如果襯底301為P-型，那麼深摻雜區361將摻雜N-型，在這種情況下，有時也稱為「N-槽(N-Tub)」。圖3E表示還可以選擇為器件300配置一個或多個肖特基接觸結構或構件，使電場終止。肖特基接觸結構與P-槽361相結合,也可以作為本體鉗位(Body clamp,簡稱BCL),用於防止有源器件在高於它們擊穿電壓的情況下運行。如圖3E所示，金屬接觸結構321將肖特基金屬325電連接到半導體襯底301。作為示例，金屬接觸結構321可以穿過具有第一層356和第二層355的硬掩膜延伸。作為示例，但不作為局限，第一層356可以是氮化層，第二層355可以是氧化層。作為示例，但不作為局限，金屬接觸結構321可以是鎢。肖特基金屬325可以沉積在金屬接觸結構321和硬掩膜356的第一層356上方，並且與柵極金屬324絕緣。另夕卜，柵極金屬324和肖特基金屬325之間相互電絕緣。
[0049]圖4表器件結構300的布局圖。該布局表柵極電極309和導電插頭357交替出現在器件區中。作為源極接觸結構的導電插頭357垂直於圖平面延伸，與源極金屬317電接觸。柵極滑道319電連接到柵極電極309，連接到柵極拾取電極322。柵極電極、柵極滑道和柵極拾取電極可以由同種材料(例如多晶矽)製成，在一個共同的過程中這種材料形成在相應的溝槽中。作為柵極接觸結構的電連接結構320垂直於圖平面延伸，以便與柵極金屬324電接觸(圖中沒有表示出)。柵極金屬324最初作為與源極金屬317部分相同的金屬層形成。例如通過常用的掩膜、刻蝕、電介質填充等工藝，柵極金屬324與源極金屬317和/或肖特基金屬325電絕緣。
[0050]BCL區位於有源器件區外部，這可以從圖4所示肖特基金屬325的位置看出。另外，ESD結構395可以形成在有源器件區外部。ESD結構395形成在絕緣層305等絕緣物上方。雖然，圖中所示的ESD結構395位於有源區外，但是它們也可以位於柵極拾取區外。
[0051]本發明的各個方面提出了圖3A-3E所示器件的製備方法。結合所述的製備方法，圖5A-5J表示在製備過程的不同階段中，器件結構500的剖面圖。
[0052]圖5A表示半導體襯底501。半導體襯底501可以適當摻雜成N-型或P-型襯底。為了解釋說明，此處所用的半導體襯底501將是N-型襯底。半導體襯底501包括一個重摻雜漏極接觸區502，帶有一個輕摻雜外延區507生長在漏極接觸區502上方。重摻雜P-槽561形成在外延層507中。利用離子注入或其他任意適當的方法，製備P-槽。作為示例，但不作為局限，P-槽掩膜可以和P-型摻雜物的掩膜注入一起使用。
[0053]硬掩膜具有一個第一絕緣層556和一個第二絕緣層555，形成在半導體襯底501的頂面上。第二絕緣層555可以抵抗刻蝕第一絕緣層556的第一次刻蝕工藝，第一絕緣層556可以抵抗刻蝕第二絕緣層555的第二次刻蝕工藝。作為示例，但不作為局限，第一絕緣層556可以是氮化層，第二絕緣層555可以是氧化物。作為示例，第一絕緣層556的厚度約為0.2 μ m至0.5 μ m，第二絕緣層555的厚度約為50A至250A。
[0054]在圖5B中，利用溝槽掩膜，穿過硬掩膜的第一和第二絕緣層556、555刻蝕，限定溝槽570的位置。另外，柵極拾取溝槽570』也可以在同一個刻蝕工藝中限定。然後，在圖5C中，利用部分溝槽刻蝕，製備溝槽570和柵極拾取溝槽570』的頂部571。溝槽的頂部571大約為溝槽570總深度的一半左右。作為示例，但不作為局限，溝槽頂部的深度D1約為
0.5 μ Hio通過寬度為Wm的臺面結構將每個溝槽570與其他溝槽分開。作為示例，寬度Wm為
0.2μηι至0.5μηι之間。作為示例，每個溝槽寬度Wt為0.2 μ m至0.5 μ m之間。
[0055]在圖中，薄襯墊氧化物575和絕緣墊片546內襯在溝槽的頂部571。襯墊氧化物575和絕緣墊片546防止溝槽的頂部571在溝槽底部572的處理過程中生長氧化物。絕緣墊片546還作為一個額外的掩膜層，以縮減溝槽底部572的寬度。作為示例，絕緣墊片546可以是氮化物。形成絕緣墊片546之後，可以通過刻蝕工藝，製備溝槽底部572。作為示例，但不作為局限，代表溝槽底部572的溝槽第二部分的深度D2增加0.5 μ m，致使溝槽570、柵極拾取溝槽570』的總深度約為1.0 μ m。[0056]然後，在圖5E中，形成底部絕緣層574。作為示例，但不作為局限，通過熱氧化，生長氧化物，形成底部絕緣層574。厚度T2的範圍通常為400A-1500A。在圖5F中，首先除去襯墊氧化物575和絕緣墊片546。然後，生長頂部絕緣層573，也就是柵極氧化物。厚度T1的範圍通常為50A-500A。雖然厚度T1和T2的範圍稍有重疊，但是我們要求底部絕緣層574的厚度T2大於頂部絕緣層573的厚度1\。生長頂部絕緣層573之後，用導電材料填充溝槽570和柵極拾取溝槽570』，以便在有源器件中形成柵極電極509，在柵極拾取溝槽570』中形成柵極拾取電極522。為了使柵極電極509和柵極拾取電極522中形成空隙的可能性降至最低，溝槽的寬度和深度之比應不超過1:6。作為示例，但不作為局限，用於填充柵極電極509和柵極拾取電極522的導電材料可以是摻雜了 N-型摻雜物的多晶娃。一旦填充溝槽570和柵極拾取溝槽570』之後，向下刻蝕導電材料，以便與半導體襯底501的頂面基本相平。
[0057]在圖5G中，形成絕緣柵極蓋508。絕緣柵極蓋508可以用沉積的氧化物製備，例如但不局限於含有硼酸的矽玻璃(BPSG)或四乙基原矽酸鹽(TE0S)。沉積絕緣柵極蓋508之後，使其表面與硬掩膜的第一絕緣層556的頂面相平。作為示例，但不作為局限，可以利用化學機械平整化(CMP)進行平整。作為示例，但不作為局限，柵極蓋508的厚度約為300 A0最初刻蝕硬掩膜的第一絕緣層556和第二絕緣層555，用於製備溝槽掩膜，由於存在第一絕緣層556和第二絕緣層555，因此柵極蓋508自對準。無需額外的掩膜對準工藝，就可以改善柵極蓋508的對準。另外，柵極蓋508的自對準為自對準的源極接觸提供了基礎。因此，準確地對準柵極蓋508是非常關鍵的。
[0058]絕緣柵極蓋508製成之後，通過掩膜和第一刻蝕工藝，在器件500的有源區中除去硬掩膜的第一絕緣層556。第一次刻蝕工藝選擇性地除去硬掩膜的第一絕緣層556,對硬掩膜的第二絕緣層555幾乎不會造成影響。作為示例，如果硬掩膜第一絕緣層556為氮化物，硬掩膜第二絕緣層555為氧化物，那麼熱磷酸溼法腐蝕就會優先除去氮化物，而保留氧化物。一旦除去了硬掩膜第一絕緣層556，則在半導體襯底501的頂部注入P-本體503。注入N+-源極區504也可以在除去硬掩膜第一絕緣層556之後。然後，沿柵極蓋508的側壁形成絕緣墊片541，以避免在柵極電極509和源極金屬517之間發生短路。在器件的裸露表面上沉積一個絕緣層，然後通過各向異性刻蝕工藝刻蝕掉絕緣層，形成絕緣墊片541。各向異性刻蝕會留下沿柵極蓋508側壁的那部分絕緣層，作為絕緣墊片541。氧化之後，沿硬掩膜第二絕緣層555的頂面，在絕緣墊片541的裸露表面上和柵極蓋508的頂面上沉積一個多晶矽層。用高濃度的N-型摻雜物摻雜多晶矽層。然後，通過絕緣墊片541，利用各向異性刻蝕除去多晶矽層，僅保留距離柵極蓋508側壁較遠的多晶矽墊片542。作為示例，但不作為局限，各向異性刻蝕工藝可以是反應離子刻蝕(RIE)。穿過硬掩膜第二絕緣層555，也進行各向異性刻蝕工藝。此外，利用多晶矽墊片542，通過擴散工藝代替上述注入工藝，形成源極區504。將N-型摻雜物從多晶矽墊片542，擴散到墊片542下方的外延層507頂部，形成源極區504。
[0059]外延層507的頂部裸露出來之後，穿過外延層，再一次利用各向異性刻蝕工藝，使帶有自對準接觸開口 547的P-本體區503裸露出來。多晶矽墊片542保護下面的源極區504，從而使源極區504在整個器件500上保持尺寸一致。為了提供更好的源極金屬517歐姆接觸，可以在自對準的接觸開口 547的表面中注入高濃度的P-型摻雜物，以便形成歐姆接觸區543。作為示例，可以利用硼表面注入，形成歐姆接觸區543。
[0060]依據本發明的其他方面，器件500還可以具有ESD結構595。圖5H』表示在從有源區中除去第一硬掩膜層556之前，形成ESD結構595。作為示例，可以通過在器件500的頂面上方首先沉積一個未摻雜的多晶娃層，製備ESD結構。然後利用第一個ESD掩膜,將N-型摻雜物選擇性地摻雜到多晶矽區域，成為ESD 二極體596。可以在P-本體注入時注入ESD 二極體596的P-型部分。然後，利用第二個ESD掩膜，選擇性地除去多晶矽層，以便形成ESD 二極體596。在ESD 二極體596上方生長一個絕緣層597，在後續的處理工藝中提供保護。此後，依據圖5H所示的工藝，處理器件500。
[0061]圖6A表示配置器件600』的過程，用於提升開關速度。器件600』的工藝除了增加製備子本體層688的工藝之外，其他都與器件500的工藝類似。提供在本體層603的底面以下注入輕摻雜P-區，形成子本體層688。該注入過程可以在注入P-本體層603和/或源極區604之前或之後進行。此後，依據與器件500相同的工藝繼續進行處理。
[0062]圖6B表示器件600」的處理過程。器件600」的工藝除了沒有源極區注入到半導體襯底601中之外，其他都與器件500的工藝類似。由於多晶矽墊片642中存在了 N-型摻雜物，可以作為源極區，因此該器件仍然可以有效運行。此後的處理工藝可依據器件500的工藝進行。
[0063]回到器件500，按照標準的接觸形成工藝繼續進行。在圖51中，在器件的頂面上沉積一個光致抗蝕劑層516。利用柵極接觸掩膜，穿過柵極拾取電極522上方的柵極蓋，形成一個開口。另外，柵極接觸掩膜所提供的開口，使得硬掩膜第一和第二絕緣層556、555在器件的非有源區可以被刻蝕穿透，形成肖特基結構的一個接觸結構520。在圖5J中，除去光致抗蝕劑層，製備器件500，用於金屬化。源極接觸結構557或稱導電插頭形成在自對準接觸開口 547中。作為示例，但不作為局限，源極接觸結構557可以是鎢。還可以製備接觸結構520，柵極拾取電極522上方的絕緣柵極蓋508中的開口內的接觸結構520 (或稱電連接結構)將柵極拾取電極522連接到柵極金屬524，並且第一和第二絕緣層556、555在器件的非有源區被刻蝕穿透的開口內的接觸結構520將肖特基金屬525連接到襯底501。作為示例，接觸結構520可以由鎢製成。最終，在器件的頂面上沉積一個金屬層。然後利用金屬掩膜，刻蝕金屬層，形成源極金屬517、柵極金屬524和肖特基金屬525，肖特基金屬525連接到源極金屬517。
[0064]本發明的各個方面還提出了一個製備二階溝槽氧化層的額外工藝。首先，在圖7A中，利用刻蝕工藝，穿過硬掩膜，在襯底701中形成溝槽770、770』，硬掩膜具有第一絕緣層756和第二絕緣層755形成在半導體襯底701的頂面上。襯底701含有一個重摻雜N+漏極區702和外延層707。溝槽770和溝槽770』基本類似。溝槽770可以用作有源MOSFET結構，位於器件700的有源區中。溝槽770』可用作柵極拾取結構，位於器件的非有源區中。如圖所示，溝槽770』形成在P-槽761中。所形成的溝槽770、770』深度為Dt，寬度為WT。作為示例，深度Dt約為1.0微米，寬度Wt約在0.2 μ m至0.5 μ m之間。溝槽通過一個臺面結構相互分隔開，臺面結構的寬度Wm約為0.2 μ m-0.5 μ m。
[0065]形成溝槽770、770』之後，如圖7B所示，沿溝槽壁和溝槽底面，形成一個絕緣層774。絕緣層774的厚度為T2。作為示例，但不作為局限，厚度T2約為400Α至1500Α。然後，用導電材料的第一部分70%填充溝槽770、770 』。向下回刻導電材料70%，使它僅填充溝槽的底部772。
[0066]在圖7C中，刻蝕掉溝槽頂部771的絕緣層774。導電材料的第一部分70%保護溝槽底部772的絕緣層774不受刻蝕影響。然後，在溝槽的頂部771側壁上生長頂部絕緣層773。頂部絕緣層773的厚度為1\。作為示例，但不作為局限，厚度T1約為50A至500A。另夕卜，要注意的是，雖然厚度T1和T2的範圍稍有重疊，但是我們要求T2仍然應大於1\。在生長頂部絕緣層773時，還可以在導電材料的第一部分70%頂面上方，形成一個絕緣層773』。導電材料709兩部分之間的絕緣層將使柵極電極的底部不處於柵極電勢。然而，僅刻蝕掉不需要的絕緣層773』會對頂部絕緣層773造成損壞。
[0067]因此，在圖7D中，可以用導電材料第二部分7092填充溝槽770。然後，利用各向異性刻蝕工藝，除去導電材料的第二部分7092，僅僅保留側壁墊片，保護頂部絕緣層773不受後續刻蝕工藝的影響。然後，通過適當的刻蝕工藝，除去不需要的絕緣層773』。除去後，用導電材料的第三部分7093填充溝槽770的剩餘部分，如圖7E所示。此後的處理工藝按照器件500的工藝進行。
[0068]儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應局限於以上說明，而應由所附的權利要求書及其全部等效內容決定。本方法中所述步驟的順序並不用於局限進行相關步驟的特定順序的要求。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下權利要求中，除非特別聲明，否則不定冠詞「一個」或「一種」都指下文內容中的一個或多個項目的數量。除非在指定的權利要求中用「意思是」特別指出，否則所附的權利要求書應認為是包括意義及功能的限制。
【權利要求】
1.一種用於製備MOSFET器件的方法，其特徵在於，包括: a)在第一導電類型的半導體襯底頂面上方，製備一個硬掩膜，其中硬掩膜包括第一和第二絕緣層，其中第二絕緣層抵抗刻蝕第一絕緣層的第一次刻蝕工藝，第一絕緣層可以抵抗刻蝕第二絕緣層的第二次刻蝕工藝； b )通過硬掩膜中的開口，刻蝕半導體襯底，以便在半導體襯底中形成多個溝槽，其中溝槽包括溝槽頂部和溝槽底部； c)用第一厚度Tl的頂部絕緣層內襯溝槽頂部，用第二厚度T2的底部絕緣層內襯溝槽底部，其中T2大於Tl ； d)在溝槽中沉積導電材料，形成多個柵極電極； e)在柵極電極上方製備絕緣柵極蓋至少達到硬掩膜第二絕緣層的水平處，其中絕緣柵極蓋由可以被第一次刻蝕工藝刻蝕，同時抵抗第二次刻蝕工藝的材料製成； f )利用第一次刻蝕工藝，除去硬掩膜的第一絕緣層，保留與溝槽對準的絕緣柵極蓋突出至硬掩膜第二絕緣層的水平上方； g)在襯底頂部，製備一個本體層，其中本體層為與第一導電類型相反的第二導電類型； h)在硬掩膜的第二絕緣層和絕緣柵極蓋上方，製備一個絕緣墊片層； i )在絕緣墊片層上方，製備一個導電或半導體墊片層，並且各向異性地刻蝕導電或半導體墊片層和絕緣墊片層，保留 沿著絕緣柵極蓋側壁的那部分導電或絕緣墊片層和絕緣墊片層，作為導電或半導體墊片和絕緣墊片；並且 j )利用導電或半導體墊片作為自對準掩膜，在半導體襯底中形成開口，用於源極接觸。
2.權利要求1所述的方法，其特徵在於，製備多個溝槽包括穿過硬掩膜和襯底中的開口刻蝕，形成溝槽的頂部；沿溝槽頂部的側壁和底面生長一個頂部絕緣層，並且沿側壁在頂部絕緣層上製備墊片；將墊片作為掩膜，刻蝕沉積在溝槽頂部底面上的絕緣層，以及溝槽頂部下方的襯底，形成溝槽的底部；沿溝槽底部的側壁和底面，生長底部絕緣層；並且除去墊片。
3.權利要求1所述的方法，其特徵在於，製備多個溝槽包括穿過硬掩膜和襯底中的開口刻蝕，形成溝槽的頂部和底部；沿溝槽頂部和底部的側壁和底面生長底部絕緣層；用第一部分導電材料填充溝槽底部；從溝槽頂部除去底部絕緣層；沿溝槽頂部側壁以及沿溝槽底部中導電材料的頂面，生長頂部絕緣層；利用第二部分導電材料在頂部絕緣層上沿側壁形成墊片；並且從溝槽底部中導電材料的頂面上刻蝕掉頂部絕緣層。
4.權利要求1所述的方法，其特徵在於，還包括:在本體層下面製備一個子本體層，其中子本體層為第二導電類型，其摻雜濃度小於本體層的摻雜濃度。
5.權利要求4所述的方法，其特徵在於，形成本體層之前，通過第二導電類型的離子注入，形成子本體層。
6.權利要求4所述的方法，其特徵在於，子本體層延伸到溝槽頂部以下。
7.權利要求1所述的方法，其特徵在於，在襯底中製備多個溝槽還包括製備一個或多個柵極拾取溝槽，其中在溝槽中沉積導電材料還包括在柵極拾取溝槽中沉積導電材料，以形成柵極拾取電極，其中一個或多個柵極拾取溝槽形成在第二導電類型的摻雜槽中，摻雜槽形成在半導體襯底中。
8.權利要求1所述的方法，其特徵在於，還包括:在通過硬掩膜的第一絕緣層上方沉積一層導電材料，並且利用ESD掩膜和ESD刻蝕工藝，除去硬掩膜的第一絕緣層之前，先在硬掩膜的第一絕緣層上方，製備一個靜電放電(ESD)保護電極。
9.權利要求8所述的方法，其特徵在於，還包括在除去硬掩膜的第二層之前，先氧化ESD保護電極的表面。
10.權利要求1所述的方法，其特徵在於，還包括:配置一個或多個肖特基接觸結構，以終止器件，其中製備肖特基接觸結構還包括製備一個或多個本體鉗位(BCL)結構。
11.權利要求1所述的方法，其特徵在於，還包括:在半導體襯底中的開口附近，製備一個歐姆接觸區，用於源極接觸，其中歐姆接觸區具有高濃度的第二導電類型摻雜物，所述的MOSFET器件中有源器件的間距小於0.6微米。
12.—種MOSFET器件，其特徵在於，包括: 一個第一導電類型的半導體襯底，其中襯底包括一個輕摻雜的外延區，在襯底頂部； 一個第二導電類型的本體區，形成在半導體襯底頂部，其中第二導電類型與第一導電類型相反； 半導體襯底和本體區構成的多個有源器件結構，其中每個有源器件結構都含有一個與柵極氧化物絕緣的柵極電極，其中柵極氧化物頂部的厚度為Tl，柵極氧化物底部的厚度為T2，其中T2大於Tl ;一個或多個第一導電類型的源極區，形成在柵極電極附近的本體區頂部；一個絕緣柵極蓋，形成在每個柵極電極上方，其中絕緣墊片形成在絕緣柵極蓋的側壁上，導電或半導體墊片形成在絕緣墊片的裸露側壁上，絕緣層在本體區的頂面上；一個導電源極金屬層形成在絕緣層上方；一個或多個電連接結構，將源極金屬層與一個或多個源極區連接起來，其中 絕緣墊片將一個或多個電連接結構與絕緣柵極蓋分開。
13.權利要求12所述的MOSFET器件，其特徵在於，導電或半導體墊片為多晶矽墊片。
14.權利要求13所述的MOSFET器件，其特徵在於，用第一導電類型的摻雜物摻雜多晶矽墊片。
15.權利要求14所述的MOSFET器件，其特徵在於，省去了半導體襯底頂部外延區的第一導電類型的源極區。
16.權利要求12所述的MOSFET器件，其特徵在於，還包括一個子本體層，其中子本體層為第二導電類型的輕摻雜區，形成在本體區域底面以下，其中子本體層的深度延伸到溝槽頂部下方。
17.權利要求12所述的MOSFET器件，其特徵在於，還包括一個或多個靜電放電(ESD)保護結構。
18.權利要求12所述的MOSFET器件，其特徵在於，還包括一個或多個柵極拾取溝槽。
19.權利要求12所述的MOSFET器件，其特徵在於，還包括一個肖特基接觸結構，其中肖特基接觸結構為本體鉗位結構。
【文檔編號】H01L21/336GK103887174SQ201310675735
【公開日】2014年6月25日 申請日期:2013年12月11日 優先權日:2012年12月21日
【發明者】哈姆扎·耶爾馬茲, 馬督兒·博德, 常虹, 李亦衡, 丹尼爾·卡拉夫特, 金鐘五, 雷燮光, 陳軍 申請人:萬國半導體股份有限公司