八電晶體靜態隨機存取存儲器的布局圖案與形成方法與流程

2023-07-19 03:34:41 2

本發明涉及一種靜態隨機存取存儲器(static random access memory,SRAM)，尤其是一種八電晶體靜態隨機存取存儲器(8T-SRAM)的布局圖案。

背景技術：

在一嵌入式靜態隨機存取存儲器(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接的靜態隨機存取存儲器。靜態隨機存取存儲器本身屬於一種揮發性(volatile)的存儲單元(memory cell)，亦即當供給靜態隨機存取存儲器的電力消失之後，所存儲的數據會同時抹除。靜態隨機存取存儲器存儲數據的方式是利用存儲單元內電晶體的導電狀態來達成，靜態隨機存取存儲器的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持數據不流失，也就是不需作存儲器更新的動作，這與同屬揮發性存儲器的動態隨機存取存儲器(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態存儲數據的方式並不相同。靜態隨機存取存儲器的存取速度相當快，因此有在電腦系統中當作快取存儲器(cache memory)等的應用。

然而隨著製作工藝線寬與曝光間距的縮減，現今SRAM元件的製作難以利用現有的架構曝出所要的圖案。因此如何改良現有SRAM元件的架構來提升曝光的品質即為現今一重要課題。

技術實現要素：

本發明提供一種八電晶體靜態隨機存取存儲器(8T-SRAM)的布局圖案，包含一第一擴散區、一第二擴散區以及一第三擴散區位於一基底上，其中該第三擴散區與該第一擴散區之間存在有一極限間距區，且該極限間距區直接接觸該第一擴散區與該第三擴散區，以及一第一增設擴散區、一第二增設擴散區與一第三增設擴散區，分別沿著該第一擴散區、該第二擴散區與該第三 擴散區的外圍排列，並分別直接接觸該第一擴散區、該第二擴散區與該第三擴散區，其中該增設擴散區不位於該極限間距區的範圍內。

本發明另提供一種八電晶體靜態隨機存取存儲器(8T-SRAM)的布局圖案的形成方法，包含：形成一第一擴散區、一第二擴散區以及一第三擴散區於一基底上，其中該第三擴散區與該第一擴散區之間存在有一極限間距區，且該極限間距區直接接觸該第一擴散區與該第三擴散區，以及形成一第一增設擴散區、一第二增設擴散區與一第三增設擴散區，分別沿著該第一擴散區、該第二擴散區與該第三擴散區的外圍排列，並分別直接接觸該第一擴散區、該第二擴散區與該第三擴散區，其中該增設擴散區不位於該極限間距區的範圍內。

本發明的一實施例中，由於額外形成增設擴散區在原先的擴散區外圍，因此可以提高貝塔值，進而提升8T-SRAM的效能，但仍可控制8T-SRAM的穩定度在一定範圍。此外增設擴散區並不會形成在原先各擴散區之間的極限間距區內，因此不易因為形成增設擴散區而造成短路現象。

附圖說明

圖1為本發明優選實施例的一靜態隨機存取存儲器的布局圖；

圖2為本發明靜態隨機存取存儲器中一組八電晶體靜態隨機存取存儲器(eight-transistor SRAM,8T-SRAM)存儲單元的電路圖；

圖3為圖1的局部放大圖；

圖4為一光掩模對應圖3的擴散區的示意圖；

圖5為部分的本發明第二實施例中靜態隨機存取存儲器布局圖；

圖6為一光掩模對應圖5的擴散區的示意圖。

主要元件符號說明

PL1 第一上拉電晶體

PL2 第二上拉電晶體

PD1 第一下拉電晶體

PD2 第二下拉電晶體

PG1A 第一上存取電晶體

PG1B 第一下存取電晶體

PG2A 第二上存取電晶體

PG2B 第二下存取電晶體

WL 字符線

BL 位線

Vcc 電壓源

Vss 電壓源

10 八電晶體靜態隨機存取存儲器

24 存儲節點

26 存儲節點

28 串接電路

30 串接電路

40 擴散區

40A 第一擴散區

40B 第二擴散區

40C 第三擴散區

42 極限間距區

44 增設擴散區

44A 第一增設擴散區

44B 第二增設擴散區

44C 第三增設擴散區

52 基底

56 柵極結構

58 柵極結構

62 接觸結構

90 光掩模

90』 光掩模

90A 第一圖案

90B 第二圖案

90C 第三圖案

94 增設圖案

94A 第一增設圖案

94B 第二增設圖案

94C 第三增設圖案

L1 長度

t1 夾角

t2 夾角

a 長度

b 長度

C 區域

具體實施方式

為使熟悉本發明所屬技術領域的一般技術者能更進一步了解本發明，下文特列舉本發明的優選實施例，並配合所附的附圖，詳細說明本發明的構成內容及所欲達成的功效。

為了方便說明，本發明的各附圖僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件的上下關係，在本領域的人都應能理解其是指物件的相對位置而言，因此都可以翻轉而呈現相同的構件，此都應同屬本說明書所揭露的範圍，在此容先敘明。

請參照圖1與圖2，圖1為本發明優選實施例的一靜態隨機存取存儲器的布局圖，圖2為本發明靜態隨機存取存儲器中一組八電晶體靜態隨機存取存儲器(eight-transistor SRAM,8T-SRAM)存儲單元的電路圖。

如圖1與圖2所示，本發明的靜態隨機存取存儲器優選包含至少一組靜態隨機存取存儲器單元，其中每一靜態隨機存取存儲器單元包含一八電晶體靜態隨機存取存儲單元(eight-transistor SRAM,8T-SRAM)10。

在本實施例中，各8T-SRAM存儲單元10優選由一第一上拉電晶體(Pull-Up transistor)PL1、一第二上拉電晶體PL2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一上存取電晶體(Access transistor)PG1A、一第一下存取電晶體PG1B、一第二上存取電晶體PG2A以及一第二下存取電晶體PG2B構成正反器(flip-flop)，其中第一上拉電晶體PL1和第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2構成栓鎖電路(latch)，使數據可以栓鎖在存儲節點(Storage Node)24或26。另外，第一上拉電晶體PL1和第二上拉電晶體PL2是作為主動負載之用，其亦可以一般的電阻來取代做為上拉元件，在此情況下即為四電晶體 靜態隨機存取存儲器(four-transistor SRAM,4T-SRAM)。另外在本實施例中，第一上拉電晶體PL1和第二上拉電晶體PL2各自的一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自的一源極區域電連接至一電壓源Vss。

一般而言，8T-SRAM存儲單元10的第一上拉電晶體PL1、第二上拉電晶體PL2是由P型金屬氧化物半導體(P-type metal oxide semiconductor,PMOS)電晶體所組成，而第一下拉電晶體PD1、第二下拉電晶體PD2和第一上存取電晶體PG1A、第一下存取電晶體PG1B、第二上存取電晶體PG2A、第二下存取電晶體PG2B則是由N型金屬氧化物半導體(N-type metal oxide semiconductor,NMOS)電晶體所組成。其中，第一上拉電晶體PL1和第一下拉電晶體PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉電晶體PL2與第二下拉電晶體PD2構成另一反向器，而這兩者所構成的串接電路30其兩端點也分別耦接於電壓源Vcc與電壓源Vss。

此外，在存儲節點24處，分別電連接有第二下拉電晶體PD2和第二上拉電晶體PL2的柵極(gate)G、及第一下拉電晶體PD1、第一上拉電晶體PL1和第一上存取電晶體PG1A與第一下存取電晶體PG1B的漏極(Drain)D；同樣地，在存儲節點26上，也分別電連接有第一下拉電晶體PD1和第一上拉電晶體PL1的柵極G、及第二下拉電晶體PD2、第二上拉電晶體PL2和第二上存取電晶體PG2A與第二下存取電晶體PG2B的漏極D。至於第一上存取電晶體PG1A和第二上存取電晶體PG2A的柵極G則耦接至第一字符線(Word Line)WL1；第一下存取電晶體PG1B和第二下存取電晶體PG2B的柵極G則耦接至第二字符線WL2，而第一上存取電晶體PG1A和第二上存取電晶體PG2A的源極(Source)S耦接至相對應的第一位線(Bit Line)BL1；第一下存取電晶體PG1B和第二下存取電晶體PG2B的源極S則耦接至相對應的第二位線BL2。

在本實施例中，8T-SRAM存儲單元10設於一基底52上，例如一矽基底或矽覆絕緣(SOI)基板，基底52可為一平面結構，或是選擇性設置有多個鰭狀結構(圖未示)，以及多個柵極結構56、58位於基底52上。本實施例中以平面式8T-SRAM存儲單元為例說明，代表不需形成鰭狀結構於基底52上，但在本發明的其他實施例中，可形成鰭狀結構於基底上，也屬於本發明 的涵蓋範圍。

接著，在各預定形成的電晶體(包含上述的第一上拉電晶體PL1、第二上拉電晶體PL2等…)的柵極結構周圍，依序進行一離子摻雜步驟以及一加熱步驟，形成多個擴散區40於基底52中，並且位於各個柵極結構56、58的兩側。上述的擴散區40作為各電晶體結構的源/漏極使用。之後，再形成多個接觸結構62，其中接觸結構62可能為單層接觸結構或是多層接觸結構，位於各擴散區40(源/漏極)上，用以在後續步驟中電連接電壓源Vcc、電壓源Vss、字符線WL1、WL2或是位線BL1、BL2等，或著接觸結構62可能同時接觸柵極結構56、58以及各電晶體結構的源/漏極，當作8T-SRAM存儲單元的共用接觸(share contact)使用。此外，各擴散區40周圍設有淺溝隔離(圖未示)。上述技術屬於本領域的常見技術，在此不另外多加贅述。

為了更清楚說明本發明擴散區的特徵，圖3為圖1的局部放大圖。圖4則繪示一光掩模對應圖3的擴散區。值得注意的是，圖3中的擴散區與部分柵極結構構成主動區(active area)，而其他的區域都為淺溝隔離。而圖4上所繪示的光掩模圖案，用來形成覆蓋於主動區上的掩模，而掩模外則形成淺溝隔離。請參考圖3，8T-SRAM存儲單元的第一下存取電晶體PG1B、第二下存取電晶體PG2B與第二下拉電晶體PD2繪示於圖3中。定義第一下存取電晶體PG1B周圍的擴散區為第一擴散區40A、第二下存取電晶體PG2B周圍的擴散區定義為第二擴散區40B、第二下拉電晶體PD2周圍的擴散區則定義為第三擴散區40C，而任意兩個不直接接觸的擴散區之間，其最小間距處則定義為極限間距區(critical dimension region)42。舉例來說，本實施例中第一擴散區40A與第三擴散區40C不直接接觸，因此上述兩者之間的具有最小間距的區域就定義為極限間距區42。上述第一～第三擴散區用來當作第一下存取電晶體PG1B、第二下存取電晶體PG2B與第二下拉電晶體PD2的源/漏極，且都由N型金屬氧化物半導體(NMOS)電晶體所組成，故優選可同時形成，但不限於此。接著請參考圖4，光掩模90上至少包含有多個第一圖案90A，(圖中僅顯示一個)對應上述的第一擴散區40A；多個第二圖案90B(圖中僅顯示一個)，對應上述的第二擴散區40B；多個第三圖案90C(圖中僅顯示一個)，對應上述的第三擴散區40C。可理解的是，由於圖4僅繪出部分光掩模圖案，因此光掩模上應包含更多圖案，分別對應到圖1中所繪示的各電晶體周圍的擴散區。

值得注意的是，隨著元件的微小化，各元件之間彼此的間距也隨之減小。但是在形成上述擴散區40A～40C時，需避免特定擴散區彼此之間互相接觸以造成短路問題(例如第一擴散區40A不可與第二擴散區40B或是第三擴散區40C接觸)。申請人經實驗之後，發現受光刻步驟中最小曝光間距(critical dimension)的限制之下，擴散區之間的最小間距約為54納米。也就是說，在形成淺溝隔離的過程中，先形成多個掩模層覆蓋住主動區，而該些掩模層彼此之間的最小間距約為54納米。因此請參考圖3，極限間距區42長度L1需大於或是等於54納米。當滿足上述條件時，各擴散區40之間的間距可有效縮小，但是仍不會互相接觸而造成8T-SRAM存儲單元短路。另外，在本發明的其中一布局圖案中，第二擴散區40B與第三擴散區40C之間有一錯位，換句話說，圖3上的長度a與長度b並不相等。可理解的是，本發明的布局圖案不以圖3上為限而可依照實際需求調整，以達到元件縮小化的目的。

下文將針對本發明的靜態隨機存取存儲器的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重複贅述。此外，本發明的各實施例中相同的元件是以相同的標號進行標示，以利於各實施例間互相對照。

在8T-SRAM中，貝塔值(beta ratio)將會影響8T-SRAM的效能與穩定度。其中貝塔值等於在8T-SRAM操作狀態下，通過下拉電晶體(例如PD2)的電流除以通過存取電晶體(例如PG2B)的比值。一般來說，當貝塔值提高時，8T-SRAM的效能(performance)將會隨之提高，但是當貝塔值過高，又可能導致8T-SRAM的穩定度降低。因此，貝塔值應維持一相對穩定的範圍內。本發明中，其中一目的是提高8T-SRAM的貝塔值以提升效能，卻又不影響8T-SRAM的穩定度。

在本發明的第二實施例中，請參考圖5，其繪示部分的本發明第二實施例中靜態隨機存取存儲器布局圖。與本發明第一優選實施例不同之處在於，除了形成第一擴散區40A、第二擴散區40B與第三擴散區40C之外，更在上述的各擴散區周圍形成多個增設擴散區44，分別定義為增設擴散區44A、增設擴散區44B與增設擴散區44C。其中增設擴散區44A與第一擴散區40A直接相連；增設擴散區44B與第二擴散區40B直接相連；增設擴散區44C與第三擴散區40C直接相連。且各增設擴散區44與上述的第一～第三擴散區優選同時製作，換句話說，增設擴散區44可視為第一擴散區40A、第二 擴散區40B與第三擴散區40C的延伸。本實施例中，增設擴散區44的寬度大約介於5～10納米之間，可稍微增加擴散區的面積。根據申請人的實驗結果，增加擴散區的面積，對於貝塔值可達到提升的作用。以本實施例為例，未形成增設擴散區44時，貝塔值大約在1.80～1.90之間，而增加了增設擴散區44之後，貝塔值可提升至1.90～2.06，而整體8T-SRAM的效能也可提升約3％。

可理解的是，雖然圖5僅針對第一擴散區40A、第二擴散區40B與第三擴散區40C的周圍形成增設擴散區44。但是本發明的增設擴散區可以形成於其他電晶體的擴散區的周圍，例如圖1所示的各擴散區40。但仍需滿足增設擴散區44不設置於極限間距區的條件，以避免8T-SRAM造成短路問題。

值得注意的是，為了避免形成增設擴散區44後可能產生的短路問題，本發明的增設擴散區44並不會形成在極限間距區42內。如此一來，在極限間距區42兩側的擴散區，彼此之間的距離仍維持在製作工藝中可達到的最小間距，並不會因為形成增設擴散區44而產生短路問題。

除此之外，上述的第一擴散區40A、第二擴散區40B、第三擴散區40C與增設擴散區44優選由一光掩模所形成。可參考圖6，其繪示形成各擴散區的光掩模的局部圖，光掩模90』上至少包含有多個第一圖案90A，對應上述的第一擴散區40A；多個第二圖案90B，對應上述的第二擴散區40B；多個第三圖案90C，對應上述的第三擴散區40C；多個增設圖案94，包含增設圖案94A、94B以及94C，分別對應上述的增設擴散區44A～44C。此外光掩模上可包含其他圖案(圖未示)，對應圖1上的其他電晶體的擴散區。優選而言，增設圖案94為長條形，設置在第一圖案90A、第二圖案90B與第三圖案90C的周圍，但不位於光掩模圖案上對應至極限間距區42的範圍內(如圖6上的區域C)。以本發明為例，第一圖案90A與增設圖案94A之間具有一L型夾角t1，而第三圖案90C與增設圖案94C之間也具有一L型夾角t2，而區域C則位於L型夾角t1與L型夾角t2之間。

本發明的第二優選實施例，相較於第一優選實施例，由於額外形成增設擴散區在原先的擴散區外圍，因此可以提高貝塔值，進而提升8T-SRAM的效能，但仍可控制8T-SRAM的穩定度在一定範圍。此外增設擴散區並不會形成在原先各擴散區之間的極限間距區內，因此不易因為形成增設擴散區而造成短路現象。

以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋範圍。