指令處理器的製作方法
2023-07-19 05:34:36 1
專利名稱:指令處理器的製作方法
本發明涉及按照流水線控制執行翻譯指令的指令處理器。
翻譯指令是一個有用的指令，例如，把擴充二一十進位交換碼(EC-CDIK)翻譯成單個系統操作碼(ISO)。
圖1A描述了翻譯指令的指令格式。指令的0-7位構成了操作碼(在下文中稱為OP碼)。字長包含8-15位並且表示第一個操作數的操作數長度。16-19位和20-21位分別表示第一個操作數的基址寄存器號碼和位移;而32-35位和36-47位分別表示第二個操作數的基址寄存器號碼和位移。第一個和第二個操作數的首地址是由把移量跟基址寄存器的內容相加得到的。
一組數據項取自緩衝存貯器(圖2)，這種存貯器以後將要詳細說明，首地址的取得是利用了第一個操作數的基址寄存器和位移。這些取得的數據項被稱作變元字節，它們形成第一個操作數。第二個操作數的地址值被加到第一個操作數的各自的變元值上，以便從緩衝存貯器得到一組數據項(功能字節)，緩衝存貯器是由上述描述的加法器的結果作為相應的地址來確定的，因為用功能字節替換了存貯變元字節用的緩衝存貯器的存貯位置。
圖1B說明一組變元字節的地址A1i(i＝1到L)和在翻譯指令執行的前後存貯在緩衝存貯器中的數據值D1i(i＝1到L)。例如，第i個變元字節的地址是從A1i＝(B1)+D1+i-1得到的，而翻譯指令執行前的D1i值和執行後的D1i值可各自表示為D1i＝OP1i和D1i＝OP2i。記號(B1)表示由B1規定的寄存器的內容(地址值)。
圖1C指出的數值是由變元字節值OP1i(i＝1到L)加到各自第二個操作數地址值〔(B2)+D2〕得到的，並且存貯數據的值(功能字節)D2i＝OP2i(i＝1到L)取自緩衝存貯器，緩衝存貯器由加法的結果作為取數地址來規定。
圖2是一個說明優先技巧的指令處理器的結構示意圖。圖3是在優先技巧的指令處理器中，指令執行的處理流程。參看圖2，指令寄存器10是保持一個指令處於圖1A格式的狀態之中。為了選擇基址寄存器號碼B1和B2以及選擇位移D1和D2，圖2中的指令處理器還包括選擇器20和21。基址寄存器號碼B1和位移D1被選來對第一個操作數作地址計算，而基址寄存器號碼B2和位移D2被選來計算第二個操作數的地址。當執行第一個操作數的地址計算時，一個增量器11被提供來產生一個只有各個變元字節才有的常數。
對於第一個、第二個、……和第i-1個變元字節，只有各個變元字節才有的常數各自為0、1、……和i-1。在這個例子中，增量的步是1，因為每執行一次處理，被處理的字長是一個字節。寄存器組12是用來保持基址寄存器的數值，該基址寄存器則是由基址寄存器號碼B1和B2規定的。選擇器22選擇增量器11和一個字節分離線路23，以便各自計算第一個和第二個地址。加法器13計算緩衝存貯器地址，而緩衝存貯器15被用來取得和存入一個存貯數據項，該數據項的取得是利用了加法器的地址計算。緩衝存貯器15能夠一次取出一組字節並且在一個周期裡在時間分隔的基礎上在不同地址處完成一個取數操作和存數操作。從加法器13得到的結果數值也被傳送到存貯地址緩衝器14並且作為存貯地址被保存著。為了對緩衝存貯器15取數操作，信號線50提供取數地址，而信號線51又提供寫地址。校準器線路16校準從緩衝存貯器15取得的數據。校準操作旨在把取自緩衝存貯器15的數據移位到予先確定的位置(例如，移到左端或者右端)。操作數緩衝器線路17被用來存入一個取得的操作數。圖2的指令處理器還包括一個操作單元18和一個存貯數據寄存器19。對於從操作數緩衝器17計算第二個操作數的地址，一個字節分離線路23是必要的，該分離線路分離和得到一個字節的數據項。
圖2描述的優先技巧指令處理器按照圖3描述的處理流程處理翻譯指令。參看圖3、D、A、L和E表明了在流水線控制系統中指令的處理周期。指令解碼周期D被用來對存貯在指令寄存器10中的指令解碼和為了指令的處理產生必要的信息，而且完成地址計算，這是用地址加法器B來提取指令用的存貯操作數所需要的。在周期A中，利用在周期D中操作數地址的計算，從緩衝存貯器15取得存貯數據項。在周期L中取得的數據項被存貯在操作數緩衝器17中。在周期E期間，一個由指令予先確定的操作，在操作單元18中被執行。
在圖2的常規的數據處理系統中，翻譯指令的處理是按如下方式執行的。
首先，基址寄存器的值B1和位移D1由選擇器20和21來選擇。為了利用加法器13計算第一個操作數地址。選擇器22從增量器11選擇數值(初始設置為0)。地址值被傳送到緩衝存貯器15去取第一個操作數;並且同時，它被存貯在存貯地址緩衝器14中，為了用作存貯第二個操作數的存貯地址。一個包含一組字節(幾個字節)的數據項能一次取自緩衝存貯器15。包含取得的數據項的第一個操作數被存入操作數緩衝器17中。其次，存貯在操作數緩衝器17中的數據的第一個字節取自一個字節分離線路23，它被用來從幾個字節數據從數據的第一個字節開始就存貯在操作數緩衝器17裡。再次，選擇器21和21分別選擇基址寄存器值B2和位移D2，以及為了通過加法器13執行第二個操作數地址的計算，選擇器22選擇信號線52。即，執行一個(B3)+D2+op21的操作。構成第二個操作數的一個字節(功能字節)根據計算的地址值取自緩衝存貯器15，並且通過操作數緩衝器17，操作單元18和存貯數據寄存器19進行傳遞，最後存貯在緩衝寄存器15。存貯在存貯地址緩衝器14中的第一個操作數的地址用於存貯操作。
同樣，用幾個字節的第一個操作數順序分離的方法能將構成第二個操作數的字節取出來，幾個字節的第一個操作數是予先取在操作數緩衝器17裡的。當第幾次取操作完成時，後面的第一個操作數的變元字節(幾個字節)被取出。這種取數操作結束之後，可以開始第n+1次第二個操作數的取操作。
圖3描述了當n＝8時的同類操作。參看圖3，在第一個操作數的首地址計算以後，第二個操作數的提取，還得在延後兩個周期的額外時耗以後。當功能字節彼連續取數8次並且第一次取得的變元字節完全處理時，在第一個操作數操作以後經過兩個周期的額外時耗，允許再開始第二個操作數的取數操作。因而，每完成上面描述的8次操作，沒有利用兩個D周期。
在上面描述的常規數據處理系統中，同一個加法器13被用於執行第一個和第二個操作數的計算，同一個緩衝存貯器15被用來取變元字節和功能字節，因此，化費的幾個周期的時間(在圖2中是二個周期)出現在第一個操作數被取出和第二個操作數取數操作開始的時間之間。上面描述的每幾次操作化費一次時間，因為，起動操作的限制以及從緩衝存貯器15取一次數所允許的字長的限制，操作數緩衝器17的數據字長的限制等等。次數n用數據的字長來代表，這些數據能在各種限制條件下同時存入操作數緩衝器17。
此外，第一個操作數的n個字節同時被取數並且存入操作數緩衝器17以儘量減少上面提到的時間化費，所以，一字節分離線路23是必要的，它從n個字節的數據中分離一個聯接的字節並且傳送，在地址加法器13中每次完成第二個操作數的地址計算。
所以，本發明的目的是提供一個指令處理器，它消除發生在第二個操作數取數操作初始階段的固有的化費，消除發生在為了取第二個操作數每n次操作有一次的固有的化費，而且，指令處理器不需要一字節分離電路，該分離電路是用來從存貯在操作緩衝器中的n個字節的數據中分離和得到一個字節的。
對於用二個或者更多操作數的指令，必須為每個操作數提供獨立的地址計算加法器和緩衝存貯器。在翻譯指令的處理中，對第一個和第二個操作數作地址計算和操作數取數操作本質上是異步地傳送的。因而，每n個第二個操作數取數操作發生一次的時間化費能夠被單獨地去掉，並且，異步地實現地址計算以及通過一組地址加法器作操作數的取數操作。而且，從操作數緩衝器中分離和得到一字節的分離線路由於採用了一個操作步驟能夠被省略掉。在這個操作步驟中，第一操作數的一個字節被取得並且存入暫存存貯裝置中，裝置提供了存有數據的地址加法器。
從下面結合附圖的詳細描述，本發明是顯而易見的圖1A是描述翻譯指令的指令格式示意圖;
圖18說明變元字節地址和存貯在緩衝存貯器中的數據之間的相互關係;
圖1C描述了功能字節地址和存貯在緩衝存貯器中的數據之間的相互關係;
圖2是描述常規指令處理器的結構示意圖;
圖3說明在常規指令處理器中翻譯指令處理的流程;
圖4是根據本發明的指令處理器的結構示意圖;
圖5描寫處理流程，在此流程中的操作，例如對二個操作數的地址計算和從緩衝存貯器的取操作，完全是以同步方式執行的;以及圖6說明處理流程，在此流程中的操作，例如對二個操作數的地址計算和從緩衝存貯器的取數操作是完全異步方式執行的。
本發明的實體將由圖4、圖5和圖6來描述。
圖4是表明按照本發明的指令處理器結構的一個示意圖。在一條需要兩個操作數的指令的處理中，備有一個地址計算加法器和一個單獨用於每個存貯操作數的緩衝存貯器，因此，第一個和第二個操作數的取操作能夠在各自的線路中獨立地被執行。
圖4的指令處理器是不同於圖1的指令處理器的，圖4指令處理器提供兩個增量器，兩個加法器，兩個緩衝存貯器和兩個操作數緩衝器。這些裝置每對單元被用於執行地址計算和對第一個操作數執行數據的取數操作，而其它單元被用來對第二個操作數作同樣的操作。前面的和後面的線路組各自被稱為第一取數線路和第二取數線路。
指令處理器具有兩種操作功能一種用於第一個和第二個操作數的取數電路是互相同步傳送操作的情況。另一種是用於這些電路實現完全異步和獨立操作的情況。雖然，本發明的要點是屬於後一種情況(異步操作)，為了便於了解指令處理，將簡要地敘述同步操作，然後，再解釋異步操作。
假定，一條需要兩個存貯操作數的指令，被設置到表示在圖4中的指令處理器的指令寄存器100裡，考慮一條指令(「與」特徵)作為一個例子，它計算兩個存貯操作數的邏輯乘積，並且把結果值存在第一個操作數地址裡。假定該指令的指令格式與上述的翻譯指令一樣，並且以圖4的指令寄存器100來描述。為了計算該指令的第一個操作數的操作數地址，通用寄存器120的值由指令的基地址B1來規定，指令的位移D1的值和增量器110的值(第一次操作是0以及第i次操作是i-1)被輸入到加法器130。另一方面，通用寄存器120的值由指令的基地址B2來規定，指令的位移D2的值和增量器111的值(第一次操作是o和第i次操作是i-1)被輸入到加法器131裡去計算第二個操作數的操作數地址。對這條指令，加法器130和131的第一個和第二個操作數地址的計算各自以同步方式被執行以及加的結果被傳送到緩衝存貯器150和151裡，以便取兩個操作數。即第一個和第二個操作數分別取自緩衝存貯器150和151。所取的數據通過標準器160和161，分別存入操作數緩衝器170和171，然後，這些值分別輸入到操作單元180。在操作單元180裡，計算了分別存在操作數緩衝器170和171裡的數據的邏輯乘。
另一方面，從加法器130的一個輸出量，即對第一個操作數的地址加的結果，它經過信號線510傳遞到存貯地址緩衝器141，為的是用作存貯操作結果的存貯地址。從操作單元來的操作結果利用存貯地址，經過存貯數據寄存器190存入緩衝存貯器150和151裡，該存貯地址是從存貯地址緩衝器讀出的。由於在流水線控制系統裡的交疊處理能用於全部地址計算，操作數的取操作，數據存入操作數緩衝器的操作，以及數學運算，第一個操作數的第i次取操作，是與第二個操作數的第i次取操作數同步執行的，它與第i-1次取操作的前一次操作所取的數據的處理是交疊的，從而實現了連續的操作數的取操作。
在上述的同步操作裡，第一和第二操作數的取線路完成識別操作，因此，一條需要兩個存貯操作數的指令能按照與只有一個存貯操作數的指令同樣的方法來處理。
下一步，將敘述異步操作。假定，一條翻譯指令被安置在圖4的指令寄存器100裡。與同步操作一樣，加法器130，緩衝存貯器150，校準器160和操作數緩衝器170用來實現第一操作數地址的計算以及變元字節的取操作，而加法器131，緩衝器151，校準器161和操作數緩衝器171用來實現第二個操作數地址的計算以及動能字節的取操作。異步操作處理如下。首先，第一個操作數的首地址(初始增量值是0)由加法器130來計算以及第一個操作數的第一個字節(變元字節)是取自緩衝存貯器150。取出的變元字節被校準，為了用來去實現第二個操作數的以後地址的計算以及所獲得的數據存入操作數緩衝器170。從加法器130的輸出量也存入存貯器地址緩衝器140並且被利用，當第二個操作數的功能字節被存貯時。因為按照流水線控制系統，交疊處理能用於上述的操作，不管第二個操作數地址計算或是動能字節的取操作是否已經開始，用加法器130順序地完成第一個操作數的第二及相繼的變元字節地址計算，就可以把第一個操作數取出來。在這種情況下，存貯在緩衝寄存器150的數據的每個字節順序地由增量器110的增量值1來取得，即1，2，……等等。地址計算的結果和取得的變元字節連續地分別存入地址緩衝器140和操作數緩衝器170。另一方面，當第一個操作數取得的數據(變元字節)存入操作數緩衝器170時，一個字節的數據取自操作數緩次器170。操作數緩衝器170用與第一個和第二個操作數取數電路同步的方式分別進行數據存貯和取操作，為了使兩個電路以異步方式工作。通用寄存器120的內容由選擇器220來選擇，並且由指令的基址寄存器B2來規定，位移D2的值的輸入到加法器B1，加上後得到第二個操作數的地址。第二個操作數的一個字節數據(動能字節)利用所得到的地址而取得並且存入操作數緩衝器171。目的，聯接的存貯地址從存貯地址緩衝器140移到存貯地址緩衝器141。此後，功能字節經過操作單元180和存貯數據寄存器190而傳送，存入緩衝寄存器150和151。在這個操作裡，取自存貯地址緩衝器141的存貯地址(相應於第一個操作數的變元字節的取地址)被利用了。在這種情況，累加器沒有對數據起任何作用，即它只是作為一個數據通道。如果，第一個操作數的變元字節的取操作完成了，並且，變元字節存入了操作數緩衝器170，則上面存入的第二個操作數地址的計算以及動能字節的取和存操作能與第一操作數地址計算，變元字節取操作完全異步執行。結果，翻譯指令處理流程表示在圖6上，其中，對第一操作數的第i次數據的地址計算和變元字節取操作與第二個操作數的第i次動能字節的那些計算和取操作聯繫起來了。第一個操作數的處理能完全獨立於第二個操作數處理狀態而連續執行。即在對第二個操作數的功能字節地址計算和取數操作開始以前，對第一操作數的變元字節地址計算和取數操作能順序地完成，因此，在常規的指令處理器裡每一次n個取操作中發生的兩個周期的時耗，完全不會發生。因為第一個操作數的變元字節一次只取一個字節，並且被校準，為的是輸入到一個地址加法器裡，所以在優先技巧指令處理器裡，所用的一個字節的隔離電路能被省掉。
依照本發明，對第一個操作數的變元字節的計算和取操作能夠完全獨立地完成，並且在翻譯指令處理器中，與第二個操作數的處理異步完成。在常規的數據處理系統裡，每發生n次取操作的兩個多餘的周期能消去，從而達到高速處理。
通常，在第一個操作數的變元字節數據的n個字節在一個時間取出，所以為了從n個字節分離並且取出一個字節的電路是需要的，用來計算第二個操作數的功能字節的地址，無論如何，一字節的取操作，依照本發明被用來去取出變元字節，一字節的取電路變得不必要了，從而簡化了電路結構。
權利要求
1.用 於處理指令的指令處理器的特點是一組加法器，每一個配置得相應於一組操作數中的每一個，該操作數組由一條指令所包含，用於計算該操作數的一個地址；一組增量器，每一個配置得相應於每一個上述的加法器，用於從其中增加一個輸出值；一組緩衝存貯器，用於存入構成上述的相應操作數的數據，每一個配置得相應於上述加法器，由利用從上述相應加法器得到的地址來輸出存貯的數據；一組操作數緩衝器，配置得相應於上述的一組緩衝存貯器，它是用於存入一組存貯數據的，該數據是從上述相應的緩衝存貯器輸出的；一個選擇器，用於選擇上述一組操作數緩衝器的第Ⅰ個緩衝器及上述一組增量裝置中的第K個增量裝置；以及用於對從上述一組操作數緩衝器輸出的數據進行予先決定的操作的操作裝置；由此，上述的指令處理器引起了在第一種模式裡，上述一組加法器中的第Ⅰ個利用從上述一組增量裝置的第Ⅰ個來的一個輸出量來計算一個地址，第Ⅰ個操作數緩衝器存入從上述一組緩衝存貯器的第Ⅰ個取來的存貯數據，該緩衝存貯器利用由第Ⅰ個加法器計算的地址，同時，選擇器選擇從上述一組增量裝置的第K個來的一個輸出量以及上述一組加法器的第K個利用上述被選的輸出量去計算一個地址，上述的一組操作數緩衝器中的第K個去存入取自上述的一組緩衝存貯器中的第K個，該緩衝存貯器利用由第K個加法器計算的地址，並且上述的操作裝置去操作存在上述的一組操作數緩衝器裡的數據；以及在第二種模式裡，第Ⅰ個加法器利用從第Ⅰ個增量裝置來的一個輸出量去計算一個地址，第Ⅰ個操作數緩衝器去存入取自第Ⅰ個緩衝存貯器的存貯數據，該緩衝存貯器利用由第Ⅰ個加法器計算的地址，上述選擇器去選擇從第Ⅰ個操作數緩衝器的一個輸出量以及第K個加法器利用上述的輸出量去計算一個地址，第K個操作數緩衝器去存入取自第K個緩衝存貯器的存貯數據，該緩衝存貯器利用由第K個加法器計算的地址，並且上述的操作裝置操作存在第K個操作數緩衝器裡的數據。
2.依照權項1所述的指令處理器的另一個特徵是增量裝置，它是用於利用由一次操作處理的數據的數據長度來增值其中一個輸出量，在此上述第I個加法器順序輸出構成上述第I個操作數的一組數據的地址並且利用從上述增量裝置來的輸出量去計算上述一組數據的地址。
3.依照權項1所述的指令處理器，其特點在於上述的指令包含一個基址寄存器號碼和一個位移，每一組對應於上述的一組操作數中的每一個。
4.依照權項1所述的指令處理器，其特點在於上述一組加法器中的每一個利用一個基址寄存器的內容和一個位移相加來計算一個相應的操作數的首地址，每一個由相應的操作數的一個基址寄存器的號碼來確定。
5.依照權項2所述的指令處理器的另一個特徵是校準器，在上述的第一個存貯數據被相應的一個校準器校準以後，取自第I個第一存貯裝置的上述第一個存貯數據存入上述的第I個第二個存貯裝置。
6.依照權項1所述的指令處理器的特徵在於每一個上述的第I個第二存貯裝置被提供來去存入第一個數據，這是與上述的第I個第一存貯裝置同步進行的，以及由此取出第一個存貯數據，這是與上述第K個加法器同步工作的，以及上述的第I個第一存貯裝置和上述的第K個加法器是以異步方式操作的。
7.用於處理指令的指令處理器的特徵是一組加法器，每一個配置得相應於一組操作數中的每一個，這組操作數是一條指令所包含的，為了計算上述相應操作數的一個地址;一組第一存貯裝置，用於存入構成相應操作數的數據，上述第一存貯裝置配置得相應於上述的一組加法器，為了輸出存貯數據，該數據基於一個從上述相應加法器得到一個地址;以及一組第二存貯裝置，配置得相應於上述的一組第一存貯裝置，用於存入從相應的上述第一存貯裝置輸出的一組存貯數據;於此，上述的指令處理器引起;上述一組加法器的第I個去計算上述一組操作數的第I個的一個地址;一個包含現在的字節號碼的存貯數據取自上述的一組第一存貯裝置的第Ⅰ個並存入上述的一組第二存貯裝置的第I個;取自上述第I個第二存貯裝置的一個第一存貯數據順序地輸入到上述一組加法器的第K個裡，為了去計算構成上述一組操作數中的第K個的每個數據的地址以及從上述一組第一存貯裝置中的第K個取出一個第二存貯數據;以及操作結果存入上述第一存貯裝置，利用相應於上述的第一存貯數據的一個地址來完成。
8.依照權項7所述的指令處理器的另一個特徵是增量裝置，它是用於利用由一次操作處理的數據的數據長度來增值其中一個輸出量，在此上述第I個加法器順序輸出構成上述第I個操作數的一組數據的地址並且利用從上述增量裝置來的輸出量去計算上述一組數據的地址。
9.依照權項7所述的指令處理器的特徵在於上述的指令包括一個基址寄存器號碼和一個位移，每一組對應於上述的一組操作數中的每一個。
10.依照權項7所述的指令處理器的特徵在於上述一組加法器中的每一個利用一個基址寄存器的數值和一個位移相加來計算一個相應的操作數的首地址，每一個由相應的操作數的一個基址寄存器的號碼來確定。
11.依照權項8所述的指令處理器的另一個特徵是校準器，在上述的第一個存貯數據被相應的一個校準器校準以後，上述的第一個存貯數據存入上述的第I個第二存貯裝置。
12.依照權項7所述的指令處理器的特徵在於每一個上述的第I個第二存貯裝置被提供來去存入第一個數據，這是與上述的第I個第一存貯裝置同步進行的，以及由此取出第一個存貯數據，這是與上述第K個加法器同步工作的，以及
13.用於處理指令的指令處理器的特徵是第一個和第二個加法器，提供來相應於有第一個和第二個操作數的一條指令的每個操作數，用於計算相應於各個操作數的地址;第一個和第二個增量裝置，提供來分別相應於上述的第一個和第二個加法器，用於讓上述加法器的輸出值分別增加1;第一個和第二個緩衝存貯器，存入構成上述相應操作數的數據，上述第一個和第二個緩衝存貯器提供來分別相應於上述的第一個和第二個加法器。用於利用從各自相應的加法器獲得的地址來輸出存貯數據;第一個和第二個操作數緩衝器提供來分別相應於上述的第一個和第二個緩衝存貯器，用於存入各自從相應的緩衝存貯器輸出的一組存貯數據;一個選擇器，用於選擇上述的第一個操作數緩衝器和第二個增量裝置中的任一個;以及操作裝置，用於執行對從上述第一個和第二個操作數緩衝器輸出數據的予先決定的操作;由此，上述的指令處理器引起;在第一種模式裡，上述的第一個加法器利用上述的第一個增量裝置的一個輸出量去計算一個地址，上述的第一個操作數緩衝器去存入取自上述的第一個緩衝存貯器的存貯數據，以及同時，上述的選擇器去選擇一個從上述的第二個增量裝置來的輸出量以及上述的第二個加法器利用上述的被選輸出量計算一個地址，上述的第二個操作數緩衝器存入取自上述第二個緩衝存貯器的存貯數據，這利用了由上述第二個加法器計算得的上述地址，以及上述的操作裝置去操作存在上述第一個和第二個操作數緩衝器裡的數據;以及在第二種模式裡，上述的第一個加法器利用上述的第一個增量裝置的一個輸出量去計算一個地址，上述的第一個操作數緩衝器去存入取自上述的第一個緩衝存貯器的存貯數據，這是利用了由第一個加法器所計算的上述地址，上述的選擇器選擇從第一個操作數緩衝器來的一個輸出量，以及上述的第二個加法器利用上述的輸出量去計算一個地址，上述的第二個操作數緩衝器去存入取自上述的第二個緩衝存貯器的存貯數據，這利用了由上述的第二個加法器計算的上述地址，以及上述的操作裝置去操作存在上述第二個操作數緩衝器裡的數據。
專利摘要
給要求兩個或者更多操作的指令的每個操作數，分別提供地址計算加法器和緩衝存貯器。在翻譯指令的處理中，地址計算和對第一個、第二個操作數的取操作，實質上是異步進行的。因而每幾個第二個操作數的每次取操作數所化的額外化費可以採用一組地址加法器獨立或同步完成地址計算和取數操作的方法來扣掉。而且，採用一個操作步驟能夠省掉用來從操作數緩衝四分離並得到一個字節的線路，在該操作步驟中，第一個操作數的一個字節取出並存入暫存存貯器中，這存貯器提供其中存貯的數據給地址加法器。
文檔編號G06F9/38GK85102313SQ85102313
公開日1987年1月10日 申請日期1985年4月1日
發明者慄山和則, 和田健一, 小岡彰 申請人:株式會社日立製作所導出引文BiBTeX, EndNote, RefMan