高壓元件的製作方法

2023-08-07 00:09:16

專利名稱：高壓元件的製作方法
技術領域：
本發明有關於一種半導體元件及其形成方法，特別有關於一種具有低導通電阻(on-resistance)和高擊穿電壓(breakdown voltage)的高壓元件。
技術背景一般而言，將至少一個高壓電晶體與低壓電路設置於同一晶片的高壓集 成電路(high-voltage integrated circuits)被廣泛用於許多電子應用方面。擊穿電 壓(breakdown voltage)和導通電阻(on-resistance， Ron)為應用於高壓功率開關 電路(power switch circuit)的金屬氧化物半導體場效應電晶體 (metal-oxide-semiconductor field effect transistor, 以下簡稱MOSFET)的兩個 重要特性。為了改善結合高壓功率開關電路和MOSFET的操作，建議利用 具有高擊穿電壓和低導通電阻的MOSFET。然而，在現今製造工藝中，高擊 穿電壓和低導通電阻為兩個相互矛盾的參數。橫向擴散功率MOSFET (lateral diffused power MOSFET)基本上為具有 共平面的源極區和漏極區的MOSFET。此種橫向擴散功率MOSFET的缺點 之一為當施加高電壓於橫向擴散功率MOSFET時，其無法維持低導通電 阻。導通電阻為電流流經元件時產生熱的一種電流功率損耗。當元件的導通 電阻變大時，元件的性能就會變低。因此，在場氧化物區下方的n型阱區中 嵌入場效應環狀物(p型環狀結構)以降低表面電場，並改善漂浮區(drift region) 的空乏區耐受能力。如此可以增加漂浮區的雜質濃度，且可降低元件的導通 電阻。然而，元件的擊穿電壓仍不足以承受功率尖脈衝(powerspikes)。擊穿 電壓為正常高電阻元件(例如MOS電容或反向偏壓的p-n結)承受電流流經的 電壓值。當電壓值大於擊穿電壓時，電流會穿過元件，而對元件造成驟變及 不可回復的損傷。使得元件不堪使用且需更換。因此極需增加元件的擊穿電 壓。元件的擊穿電壓和導通電阻具有權衡關係(trade-offrelationship)。對於高壓功率開關應用而言，較低的導通電阻指的是較高的性能，而較高的擊穿電壓指的是較高的功率尖脈衝耐受性。因此，需要一種新的MOSFET，其在高 電壓下具有較低的導通電阻和較高的擊穿電壓。發明內容本發明實施例包括具有降低表面電場結構的高壓元件，其介於漏極區和 柵極之間，以增加元件擊穿電壓，且同時維持導通電阻(on-resistance)。本發明提供一種高壓元件，包括半導體基板；第一阱區，位於上述半 導體基板中，上述第一阱區具有第一導電類型；第二阱區，位於上述半導體 基板中，且相鄰於上述第一阱區，上述第二阱區具有相反於上述第一導電類 型的第二導電類型；場效應環狀物，形成於一部分上述第一阱區上，其中上 述場效應環狀物的頂面包括至少一個曲面凹陷，上述場效應環狀物具有上述 第二導電類型；場效應電介質區，形成於一部分上述場效應環狀物上，且延 伸至上述第一阱區；柵極結構，形成於一部分上述場效應電介質區上，且延 伸至一部分上述第二阱區。如上所述的高壓元件，其中該場效應環狀物包括至少兩個曲面凹陷。如上所述的高壓元件，其中該第一導電類型為n型。如上所述的高壓元件，其中該第二導電類型為p型。如上所述的高壓元件，還包括外延層，形成於該半導體基板中，且大體 上相鄰於該第一阱區，該外延層具有該第二導電類型，其中該第二阱區形成 於該外延層中。如上所述的高壓元件，還包括漏極區，形成於該第一阱區中，且大體上 不相鄰於該場效應環狀物。如上所述的高壓元件，其中該場效應環狀物具有至少一個曲面凹陷表 面，其形成於該柵極結構和該漏極區之間。如上所述的高壓元件，還包括源極區，形成於該第二阱區中，且相鄰於 該柵極結構。如上所述的高壓元件，其中該場效應電介質區為氧化矽區。 本發明提供一種高壓元件的形成方法，包括提供基板，提供半導體基 板，其包括第一區域和第二區域，上述第二區域大體上相鄰上述第一區域；在上述半導體基板上提供圖案化結構，以暴露出至少一部分上述第一區域； 進行第一離子注入工藝，以在暴露的一部分上述第一區域上形成至少一個摻 雜區，上述摻雜區具有第一導電類型；進行第一氧化工藝，以在暴露一部分 的上述第一區域上形成至少一個氧化區；移除上述圖案化結構，然後形成第 一掩模層，以覆蓋上述第二區域；進行第二離子注入工藝，以在上述第一區 域上形成第一阱區，上述第一阱區具有上述第一導電類型；移除上述第一掩 模層，然後形成第二掩模層，以覆蓋上述第一區域；進行第三離子注入工藝， 以在上述第二區域上形成第二阱區，上述第二阱區具有上述第二導電類型； 移除上述第二掩模層；移除至少一個上述氧化區，以在上述第一阱區的頂面 上形成至少一個曲面凹陷。本發明能夠增加元件擊穿電壓，同時維持導通電阻。


圖1至圖7為本發明實施例的具有降低表面電場(RESURF)結構的 LDMOS電晶體的阱區氧化工藝剖面圖。圖8顯示在本發明實施例的具有降低表面電場(RESURF)結構的LDMOS 電晶體中形成外延層。圖9至圖10為本發明實施例的具有降低電場(RESERF)結構的LDMOS 的蝕刻工藝剖面圖。其中，附圖標記說明如下1 第一區域；10 半導體基板；14 氮化矽層；18~開口；22 n型區域；26 第二光致抗蝕劑層；30 n型阱區；34 p型離子注入工藝； 36 p型阱區； 39 蝕刻工藝；2 第二區域；12 墊氧化層；16 第一光致抗蝕劑層；20、 28 n型離子注入工藝;24 氧化物區；27~掩模層；32 第三光致抗蝕劑層； 35 外延層； 38 曲面凹陷； 40 場效應環狀物；42 第一場效應電介質區; 46 柵極介電層； 50 柵極結構； 52 漏極區；44 第二場效應電介質區;48~柵極層；51 源極區；53 p型重摻雜區。
具體實施方式
本發明優選實施例提供例如橫向雙重擴散金屬氧化物半電晶體(lateral double-diffUsed MOS，以下簡稱LDMOS)元件的高壓元件，其具有降低表面 電場(reduce surface field, RESURF)結構，介於漏極區和柵極之間，以在維持 低導通電阻(on-resistance)的同時提升擊穿電壓。降低表面電場工藝形成場效 應環狀物，以重新分布LDMOS內的電場密度，因此可以得到低導通電阻。 在實施例中，上述場效應環狀物為p型環狀物，其位於介於n型漏極區和柵 極之間的n型阱區中，且上述場效應環狀物具有特殊的形貌結構 (topography),其具有至少兩個曲面凹陷。可利用阱區熱氧化工藝或蝕刻工藝 形成上述特殊的形貌結構。具有降低表面電場(reduce surface field,以下簡稱 RESURF)結構的LDMOS電晶體可以結合不同的工藝步驟，例如高壓工藝， 低壓混模(mixed mode)工藝或低壓邏輯(logic)工藝。下文特舉出本發明的實施例，並配合所附附圖作詳細說明，而在附圖與 說明中所使用的相同符號表示相同或類似的部分，且在附圖中的形狀與厚度 有時會因清楚與方便起見而誇大些。此處僅描述與本發明直接相關的元件形 成部分或直接參與本發明的裝置。在此不特別顯示或描述的元件可被本領域 技術人員所知的各種形成。此外，當提到一層位於另一層上或位於基板上， 其表示直接位於另一層或該基板上，或代表位於多層間。請參考圖1至圖7，其系顯示本發明實施例的形成具有降低表面電場 (RESURF)結構的LDMOS電晶體的阱區氧化工藝剖面圖。請參考圖l，提供半導體基板IO，其包括第一區域1和第二區域2，上 述第一區域1用以形成高壓n型阱區，而上述第二區域2用以形成高壓p型 阱區。在本發明的實施例中，半導體基板10為p型基板。半導體基板10可 包括塊狀矽(bulk silicon)、摻雜或未摻雜的絕緣層上覆矽(silicon-on-insulator, SOI)基板，或為絕緣層上覆矽(silicon-on-insulator， SOI)基板的有源區(activelayer)。 一般而言，絕緣層上覆矽(SOI)基板包括半導體材料層，舉例來說， 矽(silicon)、鍺(germanium)、鍺化矽(silicon germanium)、絕緣層上覆矽(SOI)、 絕緣層上覆鍺化矽(silicongermanium-on-insulator， SGOI)或其組合。也可使用 包括多層基板、梯度基板(gradient substrate)或晶向混合基板(hybrid substrate) 等其他基板。在降低表面電場(RESURF)工藝中，需要圖案化結構用以標識預定氧化 區域的形成位置。舉例來說，在基板10上形成墊氧化層12、氮化矽層14和 光致抗蝕劑層16。接著，利用光刻和幹蝕刻工藝，圖案化墊氧化層12、氮 化矽層14和光致抗蝕劑層16，以形成至少一個開口 18，並暴露出基板10 的預定部分的第一區域1。如圖1所示，提供兩個開口 18以定義兩個預定氧 化區的形成位置。然後，以圖案化結構作為離子注入掩模，在基板10上進 行n型離子注入工藝20，在基板10的第一區域1中形成n型區域22。請參考圖2，進行熱氧化工藝，以分別在n型區域22的暴露表面上形成 兩個氧化物區24。接著，移除第一光致抗蝕劑層16。之後，移除氮化矽層 14。然後，在墊氧化層12上形成第二光致抗蝕劑層26，以覆蓋基板10的第 二區域2。接著，如圖3所示，以第二光致抗蝕劑層26作為離子注入掩模， 進行另一個n型離子注入工藝28，以在基板10的第一區域1上形成n型阱 區30(包括n型區域22)。舉例來說，可利用注入例如磷(phosphorous)的能量 約為180KeV，雜質濃度介於3xl0"至3xlO"之間的n型雜質以形成n型阱 區30。在其它實施例中，可使用例如砷(arsenic)、氮(nitrogen)、銻(antimony)、 其組合或類似的其它n型雜質形成n型阱區30。在實施例中，n型阱區30 的厚度介於4fim至lOjim之間。在圖4中，從第二區域2移除第二光致抗蝕劑層26。然後，形成第三光 致抗蝕劑層32以覆蓋第一區域1。第三光致抗蝕劑層32作為後續p型離子 工藝34的離子注入掩模。進行p型離子制工藝34之後，在第二區域2上形 成p型阱區36，其大體上相鄰於n型阱區30。因此，在n型阱區30和p型 阱區36之間造成結(junction)。舉例來說，可利用注入例如硼(boron)的能量 約為100KeV，雜質濃度介於lxlO"至2xl0"之間的n型雜質以形成p型阱 區36。在實施例中，p型阱區36的厚度介於2^im至6^im之間。在其它實施 例中，可使用例如鎵(gallium)、鋁(aluminum)、銦(indium)、上述組合或類似的其它p型雜質形成p型阱區36。在圖5中，移除光致抗蝕劑層32。接著，利用例如溼蝕刻方式，將墊氧 化層12和氧化物區24從基板10移除，以在n型阱區30的頂面上形成兩個 曲面凹陷38。然後，在圖6中，在一部分n型阱區30中反摻雜(counter doped)p 型雜質，以形成場效應環狀物40(p型環狀結構)。場效應環狀物40具有兩個 曲面凹陷的特殊形貌結構，其可作為降低表面電場結構。可利用硼摻雜一部 分的n型阱區30，其摻雜深度介於0.4pm至2pm，優選為lpm。在其它實施 例中，可使用例如鎵(gallium)、鋁(aluminum)、銦(indium)、上述組合或類似 的其它p型雜質形成場效應環狀物40。圖7顯示在上述高壓元件區上形成場效應電介質區(field dielectric regkm)、柵極結構和源/漏極區。在場效應環狀物40上形成第一場效應電介 質區42，且在部分p型阱區36和n型阱區30上形成第二場效應電介質區 44。在本實施例中，可採用淺溝槽隔離物(shallowtrench isolation, STI)製造工 藝或區域性矽氧化(local oxidation of silicon , LOCOS)隔離物製造工藝以形成 第一場效應電介質區42和第二場效應電介質區44。在實施例中，第一場效 應電介質區42和第二場效應電介質區44優選為同時形成。第一場效應電介 質區42和第二場效應電介質區44可包括二氧化矽，其可利用圖案化掩模層 (圖未顯示)以暴露出部分半導體基板10。在氧氣環境下，以約98(TC的溫度 加熱半導體基板10。然後，移除上述掩模層。第一場效應電介質區42和第 二場效應電介質區44的厚度介於3000A至7000A之間。然而，在另一實施 例中，第一場效應電介質區42和第二場效應電介質區44可包括其它的厚度 或組成材料。接著，在第一場效應電介質區42上部的上方形成柵極結構50，且延伸 至一部分p型阱區36。柵極結構50包括柵極介電層46和柵極層48。柵極 介電層46可為氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、氮化矽 (silicon nitride)、高介電常數電介質(high-k dielectrics)(例如介電常數大於4)、 過渡金屬氧化物(transition metal oxide)或稀土金屬氧化物(rare earth metal oxide)組成，可以適當工藝，例如熱氧化(thermal oxidation)或化學氣相沉積 (chemical vapor deposition, CVD)等方式形成柵極介電層46。由於高壓元件制 造工藝的尺寸需求，需特別選擇柵極介電層46的厚度。柵極層48可為多晶矽(polysilicon)、非晶矽(amorphous silicon)、摻雜多晶矽(doped polysilicon)、 鍺(polysilicon-germanium)、金屬(metal)或其組合，可利用化學氣相沉積 (CVD)、濺鍍(sputtering)或熱生長工藝(thermal growth process)等方式形成柵 極層48。可選擇性地矽化柵極層48的表面。在p型阱區36上形成源極區51，且在n型阱區30上形成漏極區52。 舉例來說，可利用注入例如磷(phosphorous)的能量約為80KeV，雜質濃度介 於lxl0"至2xl(^之間的n型雜質以形成源極區51和漏極區52。然而，在 其它實施例中，也可使用例如砷(arsenic)、氮(nitrogen)、銻(antimony)、上述 組合或類似的其它n型雜質形成源極區51和漏極區52。另外，在p型阱區 36上形成p型重摻雜(p+)區53。舉例來說，可利用注入例如硼(boron)的能量 約為70KeV，雜質濃度介於lxl(T至2xl0"之間的n型雜質以形成p型重摻 雜(p+)區53。在其它實施例中，可使用例如鎵(gallium)、鋁(aluminum)、銦 (indium)、上述組合或類似的其它p型雜質形成p型重摻雜(p+)區53。漏極 區52形成於第一區域1中，且介於第一場效應電介質區42和第二場效應電 介質區44之間，且大體上不相鄰於場效應環狀物40。源極區51形成於第二 區域2中，且相鄰於柵極結構50，且利用第二場效應電介質區44與p型重 摻雜(p+)區53隔開。請參考圖7， LDMOS元件包括介於漏極區52和柵極層48之間的降低 電場(RESURF)結構，其為在矽材料上包括至少一個曲面凹陷38的特殊結構， 其可在維持低導通電阻(on-resistance)的同時，增加擊穿電壓。元件擊穿現象 一般發生在矽基板表面，特別在場電介質邊緣、多晶矽邊緣和漏極區側。上 述降低電場(RESURF)結構可降低表面電場，以增加元件擊穿電壓，而不增 加導通電阻(on-resistance)。因此，可比公知結構更有效利用n型漂浮區。圖8顯示在半導體基板10中形成本發明實施例的外延層35。其中元件 與圖7相同或類似的部分，則可參考前面的相關敘述，在此不作重複敘述。 外延層35為摻雜半導體材料，優選為例如矽的p型半導體。上述摻雜半導 體材料優選以外延方式形成。然而，也可利用其它方式形成摻雜半導體材料。 此處提及的摻雜半導體材料為p型外延層。上述p型外延層的厚度介於2(mi 至5pm之間，更優選為4pm。然而，上述p型外延層也可為其它厚度。舉例 來說，可摻雜硼(boron)形成上述p型外延層。然而，在其它實施例中，可使用例如鎵(gallium)、鋁(aluminum)、銦(indium)、上述組合或類似的其它p型 雜質形成上述p型外延層。圖9至圖10為本發明實施例的具有降低電場(RESERF)結構的LDMOS 的蝕刻製造工藝剖面圖。其中元件與圖l至圖7相同或類似的部分，則可參 考前面的相關敘述，在此不作重複敘述。如圖9所示，提供半導體基板IO， 其包括位於第二區域2中的p型阱區36和位於第一區域1的n型阱區30。 然後，在圖10中，在半導體基板10上方形成掩模層27，以在暴露出的至少 一個預定部分的n型阱區30。接著進行蝕刻工藝39，在暴露的半導體基板 10表面上形至少一個曲面凹陷38。移除掩模層27，之後以p型雜質反摻雜 一部分n型阱區30，以形成場效應環狀物40(p型環狀結構)。場效應環狀物 40具有至少一個曲面凹陷38的特殊形貌結構，其可作為降低表面電場 (RESURF)結構。雖然本發明已以優選實施例公開如上，然其並非用以限制本發明，本領 域技術人員在不脫離本發明的精神和範圍內，當可做些許變更與修飾，因此 本發明的保護範圍當視所附的權利要求書所界定的範圍為準。
權利要求
1.一種高壓元件，包括半導體基板；第一阱區，位於該半導體基板中，該第一阱區具有第一導電類型；第二阱區，位於該半導體基板中，且相鄰於該第一阱區，該第二阱區具有相反於該第一導電類型的第二導電類型；場效應環狀物，形成於一部分該第一阱區上，其中該場效應環狀物的頂面包括至少一個曲面凹陷，該場效應環狀物具有該第二導電類型；場效應電介質區，形成於一部分該場效應環狀物上，且延伸至該第一阱區；以及柵極結構，形成於一部分該場效應電介質區上，且延伸至一部分該第二阱區。
2. 如權利要求1所述的高壓元件，其中該場效應環狀物包括至少兩個曲 面凹陷。
3. 如權利要求1所述的高壓元件，其中該第一導電類型為n型。
4. 如權利要求1所述的高壓元件，其中該第二導電類型為p型。
5. 如權利要求1所述的高壓元件，還包括外延層，形成於該半導體基板 中，且大體上相鄰於該第一阱區，該外延層具有該第二導電類型，其中該第 二阱區形成於該外延層中。
6. 如權利要求1所述的高壓元件，還包括漏極區，形成於該第一阱區中， 且大體上不相鄰於該場效應環狀物。
7. 如權利要求6所述的高壓元件，其中該場效應環狀物具有至少一個曲 面凹陷表面，其形成於該柵極結構和該漏極區之間。
8. 如權利要求1所述的高壓元件，還包括源極區，形成於該第二阱區中， 且相鄰於該柵極結構。
9. 如權利要求1所述的高壓元件，其中該場效應電介質區為氧化矽區。
全文摘要
本發明提供一種高壓元件，包括半導體基板；第一阱區，位於上述半導體基板中，上述第一阱區具有第一導電類型；第二阱區，位於上述半導體基板中，且相鄰於上述第一阱區，上述第二阱區具有相反於上述第一導電類型的第二導電類型；場效應環狀物，形成於一部分上述第一阱區上，其中上述場效應環狀物的頂面包括至少一個曲面凹陷，上述場效應環狀物具有上述第二導電類型；場效應電介質區，形成於一部分上述場效應環狀物上，且延伸至上述第一阱區；柵極結構，形成於一部分上述場效應電介質區上，且延伸至一部分上述第二阱區。本發明能夠增加元件擊穿電壓，同時維持導通電阻。
文檔編號H01L29/78GK101252147SQ20071016219
公開日2008年8月27日 申請日期2007年12月21日 優先權日2007年2月20日
發明者巫宗曄, 李定邦, 蔣柏煜, 陳富信, 黃宗義 申請人:臺灣積體電路製造股份有限公司