半導體元件及其製作方法
2023-07-07 17:10:16 2
專利名稱：半導體元件及其製作方法
技術領域：
本發明涉及一種半導體元件，尤其是涉及一種具有應力淺溝隔離或應力接觸插塞的半導體元件。
背景技術：
現有的金氧半導體(Metal Oxide Semiconductor, M0S)電晶體通常包含有一基底、一源極區、一漏極區、一通道位於源極區和漏極區之間、以及一柵極位於通道的上方。其中，柵極包含一柵極介電層位於通道上、一柵極導電層位於柵極介電層上，以及一間隙壁位於柵極導電層的側壁。一般而言，MOS電晶體在一固定的電場下，流經通道的驅動電流量會和通道中的載流子遷移率成正比。因此，如何在現有的製作工藝設備中，提升載流子遷移率以增加MOS電晶體的開關速度已成為目前半導體技術領域中的一大課題。
外延成長製作工藝，例如矽鍺源/漏極製作工藝是利用在間隙壁形成之後，在鄰接於各間隙壁的半導體基底中分別外延生成一鍺化矽外延層。其利用鍺化矽層的晶格常數與娃不同的特性，使娃外延在娃基底中產生結構上應變而形成應變娃。由於娃鍺層的晶格常數(lattice constant)比娃大,這使得娃的帶結構(band structure)發生改變,而造成載流子移動性增加，因此可增加MOS電晶體的開關速度以提高集成電路效能與速度。除了外延層的應用，且隨著半導體製作工藝進入深次微米時代，半導體製作工藝中利用高應力薄膜來提升MOS電晶體的驅動電流(drive current)也逐漸成為一熱門課題。目前利用高應力薄膜來提升金氧半導體電晶體的驅動電流可概分為兩方面其一是應用在鎳化娃等金屬娃化物形成前的多晶娃應力層(poly stressor);另一方面則是應用在鎳化娃等金屬娃化物形成後的接觸洞蝕刻停止層(contact etch stop layer, CESL)。然而現今以外延層或高應力薄膜來提升金氧半導體電晶體的通道區域的載流子流量已達到一瓶頸，因此如何在現今廣泛所使用的製作工藝之上在額外提生整個半導體元件的效能即為現今一重要課題。
發明內容
因此本發明的目的在於提供一種半導體元件，其主要通過具有應力的淺溝隔離或接觸插塞來提升MOS電晶體通道區域的載流子遷移率。為達上述目的，本發明較佳實施例是揭露一種半導體元件，包含一基底、一金氧半導體電晶體設於該基底中以及一淺溝隔離設於基底中並設於金氧半導體電晶體周圍。其中該淺溝隔離是由一應力材料所構成。本發明另一實施例是揭露一種半導體元件，其包含一基底；一金氧半導體電晶體設於該基底中；一介電層設於基底上並覆蓋金氧半導體電晶體；以及至少一應力插塞設於該介電層中並設於該金氧半導體電晶體周圍。其中該接觸插塞是由一應力材料所構成。本發明又一實施例是揭露一種製作半導體元件的方法。首先提供一基底，然後形成一金氧半導體電晶體於該基底中、形成一介電層於基底上並覆蓋金氧半導體電晶體以及形成至少一接觸洞設於該介電層中並設於該金氧半導體電晶體周圍。最後利用一應力材料填滿該接觸洞。
圖I為本發明較佳實施例製作一半導體元件的示意圖；圖2為本發明另一實施例的一半導體兀件的上不圖；圖3為圖2沿著切線AA』的剖面示意圖；圖4為本發明另一實施例應力插塞與接觸插塞同時並存的上視圖。主要元件符號說明10 基底12 凹槽·14 應力材料16 淺溝隔離18 柵極結構20 柵極介電層22 柵極電極24 偏位間隙壁26 主間隙壁28 輕摻雜漏極30 源極/漏極32 矽化金屬層34 應力層36 層間介電層38 接觸插塞60 基底68 柵極結構70 柵極介電層72 柵極電極74 偏位間隙壁76 主間隙壁78 輕摻雜漏極80 源極/漏極82 矽化金屬層84 應力層86 層間介電層88 接觸洞90 應力插塞92 有源區域94 淺溝隔離96 接觸插塞
具體實施例方式請參照圖I,圖I為本發明較佳實施例製作一半導體元件的示意圖。如圖I所示，首先提供一基底10，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator，SOI)基底等。然後進行一淺溝隔離(shallow trench isolation, STI)製作工藝,例如先利用一道或一道以上的光刻暨蝕刻製作工藝於基底中形成一凹槽12分隔或環繞各有源區域，接著形成一應力材料14於基底10表面並填滿凹槽12，然後進行一平坦化製作工藝，例如以化學機械研磨製作工藝去除基底10表面的部分應力材料14，使凹槽12中的應力材料14與基底10表面齊平，而形成一由應力材料14所填滿的淺溝隔離16結構。依據本發明的較佳實施例，填滿凹槽12的應力材料14可選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組，而且填滿淺溝隔離16的應力材料14可為單一材料層，或者是多層相同或不相同的材料層結構，皆應屬本發明的涵蓋範圍。其中氮化矽的應力是介於-3. 5GPa至2. OGPa ;而氮化硼的應力則介於-IGPa至_2GPa。由於氮化硼無論在空氣中、真空中或惰性氣體中均呈穩定狀態且是一種導熱性優良的絕緣體，因此本發明較佳採用氮化硼來作為填滿凹槽12的應力材料。接著進行一金氧半導體電晶體製作工藝，例如先於圖I中的淺溝隔離16兩側的基底10上形成一柵極結構18。其中柵極結構18可包含一柵極介電層20與一柵極電極22。然後分別形成一偏位間隙壁24與主間隙壁26於各柵極結構18的側壁，並於偏位間隙壁24及主間隙壁26兩側的基底10中分別形成相對應導電型的輕摻雜漏極28與源極/漏極30。隨後可進行一選擇性外延成長製作工藝，以於主間隙壁26兩側的基底10中形成一外延層(圖未示)。其中，外延層的材料可依據電晶體的型態而不同。舉例來說，若所製備的電晶體為一 NMOS電晶體,則外延層較佳包含碳化娃；而若所製備的電晶體為一 PMOS電晶體，則外延層較佳包含鍺化矽。然後可進行一矽化金屬製作工藝，例如先形成一由鈷、鈦、鎳、鉬、鈀、鑰或其組合等所構成的金屬層(圖未示)於基底10上並覆蓋源極/漏極30與外延層，接著利用至少一次的快速升溫退火(rapid thermal anneal, RTP)製作工藝使金屬層與源極/漏極30及外延層反應，以於主側壁26兩側的基底10表面形成一娃化金屬層32。最後再去除未反應 的金屬。隨後可形成一應力層34並覆蓋基底10及柵極結構18表面。應力層34的材料可同樣依據電晶體的型態而有所不同，舉例來說，若所製備的電晶體為一 NMOS電晶體，則應力層較佳為一拉伸應力層；而若所製備的電晶體為一 PMOS電晶體，則應力層較佳為一壓縮應力層。應力層34也可作為蝕刻接觸洞時的蝕刻停止層。接著可形成一層間介電層36於基底10上並覆蓋應力層34,然後於層間介電層36及應力層34中形成多個接觸洞並填入例如鎢等金屬材料，以形成多個連接源極/漏極30的接觸插塞38。至此即完成本發明較佳實施例的一半導體元件的製作。在本實施例中，淺溝隔離兩側的金氧半導體電晶體較佳為同一導電型式的金氧半導體電晶體，例如同為NMOS電晶體或PMOS電晶體，以使填滿淺溝隔離16的應力材料14能同時提供兩側的NMOS電晶體予一拉伸應力，或者是同時提供兩側的PMOS電晶體予一壓縮應力。請接著參照圖2及圖3，圖2為本發明另一實施例的一半導體元件的上視圖而圖3則為圖2沿著切線AA』的剖面示意圖。如圖中所示，先提供一基底60，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator，SOI)基底等。基底60上具有至少一有源區域92，且其周圍設置有隔離用的淺溝隔離94，而淺溝隔離94也可為本發明圖I較佳實施例所揭露的具應力的淺溝隔離結構。接著於基底60上形成至少一柵極結構68，其中柵極結構68可包含一柵極介電層70與一柵極電極72。然後分別形成一偏位間隙壁74與主間隙壁76於各柵極結構68的側壁，並於偏位間隙壁74及主間隙壁76兩側的基底60中形成一輕摻雜漏極78與源極/漏極80。隨後可進行一選擇性外延成長製作工藝，以於主間隙壁76兩側的基底60中形成一外延層(圖未示)。其中，外延層的材料可依據電晶體的型態而不同。舉例來說，若所製備的電晶體為一 NMOS電晶體,則外延層較佳包含碳化娃；而若所製備的電晶體為一 PMOS電晶體，則外延層較佳包含鍺化矽。然後可進行一矽化金屬製作工藝，例如先形成一由鈷、鈦、鎳、鉬、鈀、鑰等所構成的金屬層(圖未示)於基底60上並覆蓋源極/漏極80與外延層，接著利用至少一次的快速升溫退火(rapid thermal anneal, RTP)製作工藝使金屬層與源極/漏極80及外延層反應，以於主側壁76兩側的基底60表面形成一娃化金屬層82。最後再去除未反應的金屬。隨後可選擇性形成一應力層84並覆蓋基底60及柵極結構68表面。應力層84的材料可同樣依據電晶體的型態而有所不同，舉例來說，若所製備的電晶體為一 NMOS電晶體，則應力層84較佳為一拉伸應力層；而若所製備的電晶體為一 PMOS電晶體，則應力層84較佳為一壓縮應力層。應力層34也可作為蝕刻接觸洞時的蝕刻停止層。接著形成一層間介電層86於基底60上並覆蓋應力層84，然後進行一次或一次以上的蝕刻製作工藝以於層間介電層86及應力層84中形成多個接觸洞88。接著將一應力材料填滿接觸洞88，以於接觸洞88中形成多個具有應力的應力插塞90。需注意的是，有別於一般連接基底中源極/漏極80的接觸插塞，本實施例具有應力的應力插塞90主要設置在整個MOS電晶體的周圍且不電連接源極/漏極80，其主要用途是對整個MOS電晶體的通道區域施加所需的應力，而非用來電連接，因此本發明的應力插塞90的設置位置較佳為平行 柵極結構68的延伸方向，亦即平行通道寬度。而且應力插塞90兩側的金氧半導體電晶體較佳為同一導電型式的金氧半導體電晶體，例如同為NMOS電晶體或PMOS電晶體，以使應力插塞90能同時提供兩側的NMOS電晶體予一拉伸應力，或者是同時提供兩側的PMOS電晶體予一壓縮應力。依據本發明的較佳實施例，填滿接觸洞88的應力材料可選自由氮化矽、氮化硼、氧化娃、碳化娃以及碳氧化娃所構成的群組。其中氮化娃的應力是介於-3. 5GPa至2. OGPa ；而氮化硼的應力則介於-IGPa至_2GPa。由於氮化硼無論在空氣中、真空中或惰性氣體中均呈穩定狀態且是一種導熱性優良的絕緣體，因此本發明較佳採用氮化硼來作為填滿接觸洞88的應力材料。至此即完成本發明較佳實施例的一半導體元件的製作。然後再進行一次或一次以上的蝕刻製作工藝以於層間介電層86及應力層84中形成多個接觸洞(未顯示)。接著將一導電材料填滿接觸洞，以於接觸洞中形成多個具有導電能力的接觸插塞(未顯示)。值得注意的是，該多個用來電連接的接觸插塞，可位於有源區域92內的任意位置，用以電連源極/漏極80，例如設置於柵極結構68與應力插塞90之間，或者是應力插塞90位於柵極結構68與接觸插塞之間，甚或是接觸插塞設置於應力插塞90之中並穿過應力插塞90以電連源極/漏極80。請同時參照圖4，其為應力插塞與接觸插塞同時並存的上視圖。如圖中所示，本發明可將多個接觸插塞96設置在應力插塞90與柵極結構68之間，而得到應力插塞90與導電插塞96並存的情形。需注意的是，導電插塞96所配置的位置不局限於圖中所示，又可選擇設置在有源區域92的任何位置，例如可設在鄰近應力插塞90尾端的位置，此實施例也屬本發明所涵蓋的範圍。綜上所述，本發明較佳於基底中形成淺溝隔離或於層間介電層中形成接觸洞時填充應力材料，以製作出具有應力的淺溝隔離結構或接觸插塞，如此便可在外延層及應力層等應力結構之外更佳提升整個MOS電晶體於通道區的載流子遷移率。另外，上述用來形成具有應力的淺溝隔離或接觸插塞的方法均可任意搭配各種不同製作工藝並應用至不同元件，例如記憶體元件或高壓元件等。其次，本發明所揭露的電晶體可包含多晶矽柵極或金屬柵極所構成的電晶體，而金屬柵極又可依據製作工藝需求選自前柵極(gate first)製作工藝、後柵極(gate last)製作工藝、前高介電常數介電層(high_k first)製作工藝以及後高介電常數介電層(high-k last)等製作工藝。
以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種半導體元件，包含 基底； 電晶體設於該基底中；以及 淺溝隔離，設於該基底中並設於該電晶體周圍，該淺溝隔離是由一應力材料所構成。
2.如權利要求I所述的半導體元件，其中該應力材料選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
3.如權利要求2所述的半導體元件，其中該氮化矽的應力是介於-3.5GPa至2. OGPa0
4.如權利要求2所述的半導體元件，其中該氮化硼的應力是介於-IGPa至-2GPa。
5.如權利要求I所述的半導體元件，其中該電晶體包含 柵極結構； 間隙壁設於該柵極結構的側壁；以及 源極/漏極設於該柵極結構兩側的該基底中。
6.如權利要求I所述的半導體元件，另包含一應力層設於該基底及該柵極結構表面。
7.如權利要求5所述的半導體元件，其中該柵極結構為一金屬柵極或一多晶矽柵極。
8.一種半導體元件，包含 基底； 電晶體，設於該基底中； 介電層，設於該基底上並覆蓋該電晶體；以及 至少一應力插塞,設於該介電層中並設於該電晶體周圍，該應力插塞由一應力材料所構成。
9.如權利要求8所述的半導體元件，其中該應力材料選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
10.如權利要求9所述的半導體元件，其中該氮化矽的應力是介於-3.5GPa至2. OGPa0
11.如權利要求9所述的半導體元件，其中該氮化硼的應力是介於-IGPa至-2GPa。
12.如權利要求8所述的半導體元件，其中該電晶體包含 柵極結構； 間隙壁設於該柵極結構的側壁；以及 源極/漏極設於該柵極結構兩側的該基底中。
13.如權利要求12所述的半導體元件，另包含一應力層設於該基底及該柵極結構表面。
14.如權利要求12所述的半導體元件，其中該柵極結構為一金屬柵極或一多晶矽柵極。
15.如權利要求12所述的半導體元件，另包含至少一導電插塞設於該基底上並連接該源極/漏極，該應力插塞環繞該柵極結構，且該導電插塞設於該柵極結構與該應力插塞之間。
16.—種製作半導體元件的方法，包含 提供一基底； 形成一電晶體設於該基底中； 形成一介電層於該基底上並覆蓋該電晶體；以及形成至少一接觸洞設於該介電層中並設於該電晶體周圍；以及 利用一應力材料填滿該接觸洞。
17.如權利要求16所述的方法，其中該應力材料選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
18.如權利要求17所述的方法，其中該氮化矽的應力是介於-3.5GPa至2. OGPa0
19.如權利要求17所述的方法，其中該氮化硼的應力是介於-IGPa至_2GPa。
20.如權利要求16所述的方法，其中該金氧半導體電晶體包含 柵極結構； 間隙壁設於該柵極結構的側壁；以及 源極/漏極設於該柵極結構兩側的該基底中。
21.如權利要求20所述的方法，另包含形成一應力層於該基底及該柵極結構表面。
22.如權利要求20所述的方法，其中該柵極結構為一金屬柵極或一多晶矽柵極。
23.如權利要求20所述的方法，另包含形成至少一導電插塞設於該基底上並連接該源極/漏極，該應力插塞環繞該柵極結構，且該導電插塞設於該柵極結構與該應力插塞之間。
全文摘要
本發明公開一種半導體元件及其製作方法，該半導體元件包含一基底、一金氧半導體電晶體設於該基底中以及一淺溝隔離設於基底中並設於金氧半導體電晶體周圍。其中該淺溝隔離是由一應力材料所構成。
文檔編號H01L21/762GK102903751SQ20111021314
公開日2013年1月30日 申請日期2011年7月28日 優先權日2011年7月28日
發明者吳俊元, 劉志建 申請人:聯華電子股份有限公司