總線裝置及其數據傳輸方法

2023-07-11 12:38:56

專利名稱：總線裝置及其數據傳輸方法
技術領域：
本發明涉及總線技術，尤其是一種總線裝置及其數據傳輸方法。
技術背景集成電路之間(Inter-Integrated Circuit,以下簡稱120總線是一種由 PHILIPS公司開發的兩線式串行總線，用於連接中央處理器(Center Process Unit,以下簡稱CPU)及其外圍設備。12。總線是由數據線(Serial Date Line,以下簡稱SDA)和時鐘線(Serial ClockLine,以下簡稱SCL)構成的串行總線，可發送和接收數據。在CPU 與被控集成電路(Integrated Circuit,以下簡稱IC)(又稱晶片)之間、 IC與IC之間進行雙向傳送，最高傳送速率100kbps。各種被控制電路均並聯 在這條總線上。但就像電話機一樣只有撥通各自的號碼才能工作，所以每個 電路和模塊都有唯一的地址。在信息的傳輸過程中，fc總線上並接的每一模 塊電路既是主控器(或被控器)，又是發送器(或接收器)，這取決於它所 要完成的功能。CPU發出的控制信號分為地址碼和控制量兩部分。其中，地 址碼用來選址，即接通需要控制的電路，確定控制的種類；控制量決定該 調整的類別(如對比度、亮度等)及需要調整的量。這樣，各控制電路雖然 掛在同一條總線上，卻;f皮此獨立，互不相關。I2C規程運用主/從雙向通訊。器件發送數據到總線上，則該器件被定義 為發送器；器件接收數據則被定義為接收器。主器件和從器件都可以工作於 接收和發送狀態。總線必須由主器件(通常為CPU)控制。為讀寫位。當讀寫位為1時為讀操作，為0時為寫操作。不同的外圍設備有不同的器件類型識別符，例如EEPROM—般應為1010。如果fC總線上存 在多個相同類型的設備，它們的地址必須設置為不同，才能淨皮CPU正確訪問。 由於fC總線上CPU發出的地址為3位，而且每位地址只能是O或者1，所 以一條I2C總線上能夠連接的相同類型的設備最多為8個(2的3次方=8 )。如圖l所示，為現有技術中一個採用fc總線連接的通信系統示意圖。fc設備的地址為3位，連接到電源或地上，分別代表設置為1或0。圖1中，第 一fC設備的地址為001(A2A1A0),第二fC設備的地址為010(A2A1A0)。如果CPU需要在I2C總線上連接多於8個相同類型的設備，則需要擴展 I2C總線。目前常用的I2C總線擴展方法有以下兩種一種方法是使用更多的I2C總線。如果使用兩條I2C總線，每條I2C總線 上連接8個相同類型的設備即晶片，這樣通過兩條^C總線就可以連接16個 相同類型的設備。該方法的缺點在於CPU可訪問的相同類型設備的數量受限 於CPU的I2C總線個數。由於現有CPU的I2C總線接口數量有限，通常只能 連接一到兩條fC總線，因此，CPU最多可以連接16個相同類型的設備，無 法連接更多數量的相同類型設備。若要增加CPU的I2C總線接口 ，則需要較 高的成本。另一種方法是使用專用的I2C擴展晶片擴展I2C總線的數量。如圖2所 示，為現有技術採用fC擴展晶片擴展fC總線數量的通信系統示意圖。CPU 通過一條I2C連接到I2C擴展晶片上，該I2C擴展晶片可以擴展出8條I2C總 線。CPU通過^C總線控制^C擴展晶片內部的電子開關，從而擴展出fci、I2C2........ 12C8等八條I2C總線。CPU通過其連接的l2c總線控制l2C擴展晶片的電子開關，從而使該I2C擴展晶片擴展出的八條I2C總線中的一條與 CPU的I2C總線相連，CPU通過連接的I2C總線操作該擴展出的I2C總線上 連接的設備。例如CPU連接的^C總線先與^C1相連接，操作^C1總線上 連接的設備；操作完成後，CPU通過操作fC擴展晶片，斷開與^C1總線的連接，與fC2總線相連接；以此類推。通過採用fC擴展晶片的方法，CPU 不再受限於本身的I2C總線接口數量，總共可以與8條I2C總線連接，操作 64個相同類型的i殳備。如果fC的擴展晶片本身可以配置地址，則CPU可以 與8個擴展晶片連接，可以操作的設備數量還可以提高8倍。但是，該方法 需要使用專門的I2C擴展晶片，而I2C擴展晶片的成本較高，這又會導致電路 成本的增加。發明內容本發明實施例的目的是提供一種總線裝置及其數據傳輸方法，在較低 成本下擴展CPU通過I2C總線可控制的晶片的數量。為實現上述目的，根據本發明實施例的一個方面，提供的一種總線裝置， 包括連接CPU與晶片的I2C總線，還包括用於進行輸入輸出轉換的邏輯器件， CPU通過局部總線與邏輯器件連接，控制所述邏輯器件對CPU連接的晶片的 地址進行有效性設定，以使CPU可以對地址有效的晶片進行訪問控制。根據本發明實施例的另 一個方面，提供的一種總線裝置的數據傳輸方法， 包括CPU通過局部總線對邏輯器件進行輸出控制，使邏輯器件對CPU連接 的晶片的地址進行有效性設定；CPU通過I2C總線對連接的晶片中地址有效的晶片進行訪問控制。 基於本發明實施例的上述技術方案，CPU通過局部總線對邏輯器件的輸 入，來對邏輯器件進行輸出控制，從而實現對CPU通過fC總線連接的各芯 片的地址設定，這樣，CPU就可以對地址有效的晶片進^f亍訪問控制。由於邏 輯器件可以將輸入信號轉換為足夠多的輸出信號，因此，可以對足夠多數量 的晶片的地址進行有效性設定，從而使CPU可以通過I2C總線對足夠多的芯 片進行訪問控制，擴展了 CPU通過fC總線可控制的晶片的數量。並且，由 於邏輯器件比專用的I2C擴展晶片或帶有多個I2C總線的CPU的成本低，本發明的總線裝置與現有技術相比，可以減少電路成本。
下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。


圖1為現有技術中一個採用fc總線連接的通信系統示意圖。
圖2為現有技術採用fC擴展晶片擴展fC總線數量的通信系統示意圖。
圖3為本發明總線裝置實施例的結構示意圖。
圖4為本發明的局部總線的輸出原理示意圖。
圖5為本發明的邏輯器件進行輸入輸出轉換的一個示例圖。
圖6為本發明的局部總線中信號的電平示意圖。
圖7為本發明總線裝置的數據傳輸方法實施例的流程圖。
具體實施例方式
本發明實施例中，通過CPU對邏輯器件進行輸出控制，從而對CPU連 接的多個晶片的地址進行有效性設定，使CPU需要訪問控制的晶片的地址有
效，而使通過fc總線連接的其它晶片地址無效，在減少電路成本的情況下，
對CPU通過I2C總線訪問控制的晶片的數量進行擴展。
如圖3所示，為本發明總線裝置實施例的結構示意圖。該實施例的總線 裝置包括連接CPU與晶片的I2C總線101，與用於進行輸入輸出轉換的邏輯 器件102, CPU通過局部總線103與邏輯器件102連接，控制邏輯器件102 對CPU通過I2C總線101連接的一個或多個晶片的地址進行有效性設定，使 CPU通過I2C總線101連接的多個晶片中需要訪問控制的晶片的地址有效， 而使通過I2C總線101連接的其它晶片地址無效，以使CPU可以對地址有效
的晶片進行訪問控制。
由於晶片的地址由晶片上三根地址線上的值構成，因此，可以使CPU通 過產C總線101連接的各晶片上的其中一根地址線分別與邏輯器件102的各輸出埠對應連接。這樣，在晶片上的其餘兩根地址線上的值無效，該晶片
的地址有效性便由與邏輯器件102的各輸出埠連接的地址線上的值決定。 若與邏輯器件102的各輸出埠連接的地址線上的值有效，則該晶片的地址 有效；若與邏輯器件102的各輸出埠連接的地址線上的值無效，則該晶片 的地址無效。
在圖3所示實施例的總線裝置中，還可以包括記載有晶片與相應連接該 晶片上的其中 一根地址線的邏輯器件102的輸出埠之間的對應關係表。CPU 根據所述對應關係表對邏輯器件102的各輸出埠進行輸出控制，使各輸出 埠向連接的地址線輸出有效值或無效值，從而實現對CPU連接的多個晶片 的地址進行有效性設定。
局部總線(LOCAL BUS)是CPU自帶的總線。如圖4所示，為本發明 的局部總線的輸出原理示意圖。根據圖4，該局部總線的輸出信號通常包括 以下三類控制信號、地址信號與數據信號。控制信號由片選控制信號(以 下簡稱CS)、讀控制信號(以下簡稱R)與寫控制信號(以下簡稱W) 組成。地址信號由多位地址線A(n…0)組成。數據信號由多位數據線D(m… O)組成。控制信號與地址信號是單向信號，由CPU向晶片輸出。數據信號是 雙向信號，寫操作時由CPU向晶片輸出，讀操作時由晶片向CPU輸入。CPU 通過局部總線對有相應接口的晶片進行讀或寫操作。
邏輯器件是一種提供特定功能的晶片，其可以對輸入信號進行轉換得到 特定的輸出信號。如圖5所示，為本發明的邏輯器件進行輸入輸出轉換的一 個示例圖。圖5中的邏輯器件可以實現4到16輸出的解碼。CPU的CS、 W、 D (3…0)輸出到邏輯器件上，其中，數據線D (3…0)的寬度為4,邏輯器 件的輸出為16個。邏輯器件將CPU對該邏輯器件的寫操作轉換成為輸出。 例如CPU對邏輯器件寫O，即數據線上傳輸的信號為0000，邏輯器件的 第一輸出埠輸出1，其它輸出埠輸出O; CPU對邏輯器件寫1，即數據 線上傳輸的信號為0001,邏輯器件的第二輸出埠輸出1,其它輸出埠輸出0。
如圖6所示，為本發明的局部總線中信號的一個電平示意圖。CPU不對 邏輯器件操作時，局部總線中的CS與W為高電平，D為高阻態。CPU對邏 輯器件寫操作時，局部總線中的CS與W變為低電平，D輸出需要寫的數據。 經過預設時間，CS與W變為高電平。再經過一定延遲時間，D結束輸出時， 重新返回高阻態，寫操作結束。在寫操作時，CS與W的每次輸出固定，按 照高-低-高的順序變化。D的輸出從高阻-輸出數據-高阻的順序變化，其中輸 出數據根據需要的輸出值變化。如對邏輯器件寫0，即D的輸出為0000, 則邏輯器件的第一輸出埠輸出1,其它輸出埠輸出0。如對邏輯器件寫1, 即D的輸出為0001，則邏輯器件的第二輸出埠輸出1,其它輸出埠輸 出0。
圖3所示的總線裝置實施例中，以CPU通過fC總線101連接三個晶片 為例具體說明。三個晶片的三根地址線A2A1A0中，預先將地址線Al與A2 上的值都配置為預先指定的無效值，例如將A1與A2上的值都配置為0。 三個晶片的地址線AO分別連接到邏輯器件102上。CPU通過局部總線103 與邏輯器件102連接。邏輯器件將CPU在局部總線103上的寫操作翻譯成為 輸出信號，從而控制三個晶片的地址線AO上的值為無效值O或者有效值1。 另外，地址線上的有效值與無效值一樣，可以通過預先設定指定其值，可以 是無效值以外的其它任意值。在CPU不訪問晶片時，邏輯器件102向連接的 三個晶片的地址線AO都輸出0,從而使三個晶片AO上的值為無效值O,此 時，三個晶片的I2C地址都是無效地址000。
CPU訪問第一晶片時，根據記載有晶片與相應連接該晶片的其中一根地 址線的邏輯器件102的輸出埠之間的對應關係表，查找邏輯器件102上連 接第一晶片的地址線AO的輸出埠，通過局部總線103控制該輸出埠輸 出有效值l,使第一晶片AO上的值為有效值1,而使連接第二晶片與第三芯 片的輸出埠輸出無效值O，使第二晶片與第三晶片AO上的值為無效值O。此時，第一晶片的地址為有效地址001,第二晶片與第三晶片的地址均為無
效地址000。 CPU通過I2C總線101訪問地址001 ，即可對第 一晶片進行訪問 控制。由於第二晶片與第三晶片的地址為無效地址OOO，不響應CPU的操作。 同樣，CPU訪問第二晶片時，根據記載有晶片與相應連接該晶片的其中 一根地址線的邏輯器件102的輸出埠之間的對應關係表，查找邏輯器件102 上連接第二晶片的地址線AO的輸出埠，通過局部總線103控制該輸出端 口輸出有效值l,使第二晶片AO上的值為有效值1,而使連接第一晶片與第 三晶片的輸出埠輸出無效值O，使第一晶片與第三晶片AO上的值為無效值 0。此時，第二晶片的地址為有效地址OOl,第一晶片與第三晶片的地址均為 無效地址000 。 CPU通過I2C總線101訪問地址001,即可對第二晶片進行訪 問控制。由於第一晶片與第三晶片的地址為無效地址OOO,不響應CPU的操作。
同理，CPU可以採取類似的方法對CPU通過I2C總線101連接的第三芯
片以及更多的其它晶片進行訪問控制。另外，也可以根據預先設定，將晶片
上的其它地址線上的值，例如將地址線AO與A2、或AO與Al上的值設置 為無效值，而相應將地址線A1或A2與邏輯器件102的輸出埠連接，通過 邏輯器件i02對地址線Al或A2上的值進行控制，也可以將部分晶片的地址 線AO與A2上的值設置為無效值，而將地址線Al與邏輯器件102的輸出端 口連接，或將部分晶片的地址線AO與Al上的值設置為無效值，而將地址線 A2與邏輯器件102的輸出埠連接，只要CPU根據記載有晶片與相應連接 該晶片的其中一根地址線的邏輯器件102的輸出埠之間的對應關係表可以 獲知晶片的地址就可以。
如果CPU通過I2C總線101連接更多的晶片，只要通過邏輯器件102對 各晶片的其中一個地址線上的值進行控制，使不訪問的晶片的地址都是無效 地址，即構成該地址的各地址位上的值為無效值，例如000，不響應CPU 的操作，而使需要訪問晶片的地址為有效地址，即構成該地址的其中一個地址位上的值為有效值，例如001、 010、 100,就可以實現對多個晶片的訪 問控制。這樣，可以對足夠多數量的晶片的地址進行有效性設定，只要邏輯 器件有足夠的輸出控制晶片其中一根地址線上的值，CPU可以通過I2C總線 訪問控制的晶片數量可以不受限制，有效擴展了 CPU通過fC總線可控制的
晶片的數量。並且，由於邏輯器件比專用的fc擴展晶片或帶有多個fc總線 的CPU的成本低，本發明的總線裝置可以低成本實現fc總線的擴展，與現 有技術相比，可以減少電路成本。
本發明實施例提供的一種總線裝置的數據傳輸方法，包括CPU通過局 部總線對邏輯器件進行輸出控制，使邏輯器件對CPU連接的晶片的地址進行 有效性設定；CPU通過I2C總線對連接的晶片中地址有效的晶片進行訪問控制。
如圖7所示，為本發明總線裝置的數據傳輸方法實施例的流程圖，結合 圖3所示的總線裝置，對其數據傳輸方法進行具體說明，其包括以下步驟
步驟201，將CPU通過fC總線101連接的各晶片的其中兩個地址線， 例如Al與A2上的值設置為無效值0, CPU通過I2C總線101連接的各芯 片的另 一根地址線AO分別與邏輯器件102的各輸出埠對應連接。
步驟202, CPU通過局部總線103對邏輯器件102進行輸出控制，使邏 輯器件102將CPU通過I2C總線101連接的多個晶片的AO地址線上的值設 置為無效值0或有效值1 ，據此實現對各晶片的地址的有效性設定。當AO地 址線上的值設置為無效值0時，該晶片的地址為無效地址，當AO地址線上 的值設置為有效值1時，該晶片的地址為有效地址。
具體地，CPU根據記載有晶片與相應連接該晶片的其中 一根地址線的邏 輯器件102的輸出埠之間的對應關係表，通過局部總線103中的寫控制信 號與數據信號，對各輸出埠上的輸出信號進行設置，使向CPU將要訪問控 制的晶片的AO地址線連接的輸出信號為有效值1，向其它晶片的地址線AO 連接的輸出信號為無效值。CPU通過控制邏輯器件102的各輸出埠上的輸出信號，對通過I2C總線101連接的各晶片的地址線上的值進行有效性設定， 使CPU將要訪問的其中一個晶片上的地址線AO上的值為有效值，從而使該 晶片的地址為有效地址。
步驟203， CPU通過I2C總線101對連接的晶片中地址有效的晶片進行 訪問控制。
步驟204, CPU完成對地址有效的晶片的訪問控制後，通過局部總線103 對邏輯器件102進行輸出控制，使邏輯器件102將該地址有效的晶片的地址 線AO上的值設置為無效值，使該晶片的地址為無效地址。
本發明實施例可以對足夠多數量的晶片的地址進行有效性設定，從而使 CPU可以通過I2C總線對足夠多的晶片進行訪問控制，有效擴展CPU通過I2C 總線可控制的晶片的數量。並且，由於邏輯器件比專用的I2C擴展晶片或帶 有多個I2C總線的CPU的成本低，本發明的總線裝置與現有技術相比，可以 減少電^各成本。
最後所應說明的是以上實施例僅用以說明本發明的技術方案，而非對 本發明作限制性理解。儘管參照上述較佳實施例對本發明進行了詳細說明， 本領域的普通技術人員應當理解其依然可以對本發明的技術方案進行修改 或者等同替換，而這種修改或者等同替換並不脫離本發明技術方案的精神和 範圍。
權利要求
1、一種總線裝置，包括連接CPU與晶片的I2C總線，其特徵在於，還包括用於進行輸入輸出轉換的邏輯器件，CPU通過局部總線與邏輯器件連接，控制所述邏輯器件對CPU連接的晶片的地址進行有效性設定，以使CPU可以對地址有效的晶片進行訪問控制。
2、 根據權利要求l所述的總線裝置，其特徵在於，CPU連接的各晶片上的其中 一根地址線分別與邏輯器件的各輸出埠對應連接。
3、 根據權利要求1或2所述的總線裝置，其特徵在於，還包括記載有芯 片與相應連接該晶片上的其中 一根地址線的邏輯器件的輸出埠之間的對應 關係表，CPU根據所述對應關係表對邏輯器件的各輸出埠上的輸出進行控 制，從而對CPU連接的晶片的地址進行有效性設定。
4、 一種總線裝置的數據傳輸方法，其特徵在於，包括CPU通過局部總線對邏輯器件進行輸出控制，使邏輯器件對CPU連接 的晶片的地址進行有效性設定；CPU通過fC總線對連接的晶片中地址有效的晶片進行訪問控制。
5、 根據權利要求4所述的數據傳輸方法，其特徵在於，還包括預先將 CPU通過I2C總線連接的各晶片上的其中兩個地址線上的值設置為無效值， CPU通過I2C總線連接的各晶片上的另 一根地址線分別與邏輯器件的輸出端通過邏輯器件的各輸出埠上的輸出信號，對CPU通過I2C總線連接的各地 址線上的值進行有效性設定，使CPU將要訪問的晶片的地址線上的值為有效 值。
6、 根據權利要求5所述的數據傳輸方法，其特徵在於，所述CPU通過 局部總線對邏輯器件進行輸出控制包括CPU根據記載有晶片與相應連接該晶片上的其中 一根地址線的邏輯器 件的輸出埠之間的對應關係表，通過局部總線中的寫控制信號與數據信號，控制邏輯器件各輸出埠上的輸出信號，使CPU將要訪問控制的晶片的地址線連接的輸出信號為有效值，其它晶片的地址線連接的輸出信號為無效值。
7、根據權利要求5或6所述的數據傳輸方法，其特徵在於，還包括 CPU完成對晶片的訪問控制後，通過局部總線對邏輯器件進行輸出控 制，使邏輯器件將連接的該晶片上的地址線上的值設置為無效值。
全文摘要
本發明公開了一種總線裝置及其數據傳輸方法，其中，總線裝置包括連接CPU與晶片的I2C總線，還包括用於進行輸入輸出轉換的邏輯器件，CPU通過局部總線與邏輯器件連接，控制所述邏輯器件對CPU連接的晶片的地址進行有效性設定，以使CPU可以對地址有效的晶片進行訪問控制。方法包括CPU通過局部總線對邏輯器件進行輸出控制，使邏輯器件對CPU連接的晶片的地址進行有效性設定；CPU通過I2C總線對連接的晶片中地址有效的晶片進行訪問控制。本發明可以在較低的成本下，擴展CPU通過I2C總線可控制的晶片的數量。
文檔編號G06F13/38GK101295283SQ20081011397
公開日2008年10月29日 申請日期2008年5月30日 優先權日2008年5月30日
發明者寧 楊 申請人:北京星網銳捷網絡技術有限公司