速率匹配方法及裝置的製作方法
2023-07-06 12:48:31
專利名稱：速率匹配方法及裝置的製作方法
技術領域：
本發明實施例涉及通信技術領域，尤其涉及一種速率匹配方法及裝置。
背景技術：
在3GPP長期演進(Long Term Evolution，簡稱LTE)系統中，信道編碼過程中需要 用到速率匹配以得到所需碼率下的編碼數據。通常的速率匹配方法包括子塊交織、比特收集和比特修剪三個步驟。在子塊交織 步驟中，將輸入的3個比特流中的比特排序進行調整，這3個比特流包括1個系統比特流和 2個校驗比特流。在比特收集步驟中，將經過交織後的3個比特流中的比特數據，寄存在緩 存器中，先收集系統比特數據，再交替地收集2個校驗比特數據。在比特修剪步驟中，從緩 存器中讀取指定數量的比特數據，完成速率匹配。現有技術中只是給出了速率匹配的這三個概括的步驟，但是並沒有給出每個步驟 的詳細實現過程。
發明內容
本發明實施例提供一種速率匹配方法及裝置，提供了速率匹配的具體實現方式。本發明實施例提供了一種速率匹配方法，包括接收輸入的第一子塊、第二子塊和第三子塊的比特數據，向各個子塊中的比特數 據插入 元數據，分別組成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數 行的比特數據分別存儲到各個子塊的偶數行緩存器和奇數行緩存器中；將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數行比 特數據輸入到各個子塊對應的第二緩存器中，並分別將各個子塊的偶數行比特數據和奇數 行比特數據組成尺列的矩陣；獲取各個子塊的數據的指定地址，並將所述指定地址發送給各個子塊對應的第二 緩存器，使得各個子塊對應的第二緩存器將所述指定地址的數據發送；接收所述第二緩存器發送的數據，對接收到的數據進行選擇，選擇出指定子塊的 數據；根據所述指定地址刪除選擇出的數據中的 元數據，獲得有效輸出數據；將所述有效輸出數據進行拼接後發送，發送出去的有效輸出數據的長度等於預設 輸出長度。本發明實施例還提供了一種速率匹配裝置，包括分別與第一子塊、第二子塊和第三子塊的比特數據對應的第一緩存器，包括奇數 行緩存器和偶數行緩存器，分別用於接收輸入的第一子塊、第二子塊和第三子塊的比特數 據，向第一子塊、第二子塊和第三子塊的比特數據插入現元數據，分別組成第一子塊、第二 子塊和第三子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數據分別存 儲到第一子塊、第二子塊和第三子塊的偶數行緩存器和奇數行緩存器中；
分別與所述第一子塊、第二子塊和第三子塊的數據對應的第二緩存器，分別用於 緩存第一子塊、第二子塊和第三子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器 中的奇數行比特數據，並將偶數行比特數據和奇數行比特數據組成及ILm行列的矩 陣；地址獲取模塊，用於獲取各個子塊的數據的指定地址，並將各個子塊的數據的指 定地址發送給分別與所述第一子塊、第二子塊和第三子塊對應的第二緩存器，使得所述第 二緩存器將指定地址的數據發送；選擇模塊，用於接收第二緩存器發送的數據，對接收到的數據進行選擇，選擇出指 定子塊的數據；刪除模塊，用於根據所述地址獲取模塊獲取到的指定地址，刪除選擇出的數據中 的 元數據，獲得有效輸出數據；拼接模塊，用於將所述有效輸出數據進行拼接後發送，其中，發送出去的有效輸出 數據的長度等於預設輸出長度。本發明實施例提供的速率匹配方法及裝置，先將三個子塊的比特數據插入啞元數 據後，分別組成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數 據分別緩存到各個子塊的偶數行緩存器和奇數行緩存器中，再將各個子塊的數據輸入到第 二緩存器中，並分別將各個子塊的偶數行比特數據和奇數行比特數據組成矩陣，實現了各 個子塊的比特數據的存儲。然後，獲取各個子塊的數據的指定地址，這些地址的順序與各個 子塊的比特數據的輸入順序不同，這樣就實現了比特數據的交織。再選擇出指定子塊的數 據，刪除現元數據，獲得有效輸出數據，將有效數據進行拼接，實現了各個子塊的數據比特 收集和比特修剪。可見，本發明實施例提供了一種具體的速率匹配方法。
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發 明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以 根據這些附圖獲得其他的附圖。圖1所示為本發明速率匹配方法實施例一的流程圖；圖2所示為本發明速率匹配方法的原理示意圖；圖3所示為本發明緩存輸入的比特數據的示意圖；圖4所示為以矩陣偶數行緩存為例的一級緩存的實現電路；圖5所示為本發明速率匹配裝置實施例一的結構示意圖。
具體實施例方式為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例 中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是 本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員 在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。如圖1所示為本發明速率匹配方法實施例一的流程圖，包括
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步驟101、接收輸入的第一子塊、第二子塊和第三子塊的比特數據，向各個子塊中 的比特數據插入 元數據，分別組成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數 行和奇數行的比特數據分別存儲到各個子塊的偶數行緩存器和奇數行緩存器。步驟102、將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的 奇數行比特數據輸入到各個子塊對應的第二緩存器中，並分別將各個子塊的將偶數行比特 數據和奇數行比特數據組成行^Lka列的矩陣。步驟103、獲取各個子塊的數據的指定地址，並將制定地址發送給各個子塊對應的 第二緩存器，使得各個第二子塊對應的第二緩存器將指定地址的數據發送。步驟104、接收第二緩存器發送的數據，對接收到的數據進行選擇，選擇出指定子 塊的數據。步驟105、根據指定地址刪除選擇出的數據中的 元數據，獲得有效輸出數據。步驟106、將有效輸出數據進行拼接後發送，發送出去的有效輸出數據的長度等於 預設輸出長度。如圖2所示為本發明速率匹配方法的原理示意圖，下面結合圖1和圖2具體來說 明本發明速率匹配方法的實現過程。第一子塊、第二子塊和第三子塊的比特數據分別是系統比特數據、第一校驗比特 數據和第二校驗比特數據，這3個子塊中的比特數據的並行率為16比特。這3個子塊中的 比特數據是以並行方式輸入到速率匹配裝置中的。根據3GPP TS 36. 212 V8. 6. 0協議中5. 1. 4. 1小節的規定，輸入的比特數據是以 矩陣形式緩存的，矩陣的形式可以預先設定，在本發明實施例中，假設預先設定的矩陣形式 為4行32列，每個子塊的比特數據的輸入數據長度為124比特。如圖3所示為本發明緩存輸入的比特數據的示意圖。以第一子塊中的系統比特數 據為例，在步驟101中，首先接收系統比特數據，向系統比特數據中插入 元數據，組成待 緩存的矩陣的偶數行。預先設定的4行32列矩陣中的第0、2行是偶數行，第1、3為奇數行。 當每個比特數據的輸入長度為124比特時，對於第一個時鐘周期內輸入的16比特數據，需 要插入4個啞元數據，並與第二個時鐘周期內輸入的12比特數據組成矩陣的第0行的32 列數據，將第0行數據存入偶數行緩存器11中。將第二個時鐘周期內輸入的剩餘4比特數 據與後續時鐘內輸入的比特數據組成矩陣的第1行的32列數據，將第1行數據存儲在奇數 行緩存器12中。以此類推，第2行和第3行比特數據的存儲方式類似。第二子塊和第三子塊中的比特數據也以類似的方式存儲到各自的奇數行緩存器 和偶數行緩存器中。在步驟102中，將各個子塊中的偶數行緩存器11中的偶數行比特數據和奇數行緩 存器12中的奇數行數據輸入到第二緩存器13中。步驟101中的奇數行緩存器12和偶數 行緩存器11可以看作第一級緩存器，步驟102中的第二緩存器13可以看作第二級緩存器。 在第二級緩存器中將偶數行和奇數行比特數據組成4行32列的矩陣。步驟101中，一個子 塊的比特數據分別以偶數行和奇數行的形式緩存，這樣，輸入到第二級緩存器中的數據的 並行率變為32比特。現有技術中，對於輸入的比特數據，通過插入啞元數據組成預設矩陣，根據3GPP TS 36.212 V8. 6.0協議中5. 1.4. 1小節的規定，對於系統比特數據採用一種矩陣組成方式，對於兩個系統校驗比特數據採取另外一種矩陣組成方式，再將組成的矩陣統一緩存，這 種緩存矩陣的方式佔用邏輯資源較多，會導致延時高。本發明實施例的步驟101和102中的 存儲方法是一種兩級存儲方法，先將矩陣的奇偶行分別存儲在第一級緩存器中，然後在第 二級緩存器中組成矩陣，對於三個子塊的比特數據採用同樣的緩存方式，佔用邏輯資源少， 能夠減少延時。為了進一步提高吞吐率，在步驟102中，可以將偶數行緩存器中的偶數行比特數 據和奇數行比特數據中的奇數行比特數據以桌球緩存的方式存入到第二緩存器的兩個子 緩存器中。桌球緩存是一種緩存方式，具體地，在第一時間段內，可以將奇數行緩存器和偶 數行緩存器中的比特數據緩存到第一子緩存器中，在第二時間段內，可以將奇數行緩存器 和偶數行緩存器中的比特數據緩存到第二子緩存器中。以此類推，輪流使用第一子緩存器 和第二子緩存器緩存第一級緩存器中的比特數據。圖4所示為以矩陣偶數行緩存為例的一級緩存的實現電路，一級緩存採用寄存器 實現，根據每次輸入的寫地址信號的不同，對輸入數據進行排序與拼接，每次得到32比特 數據後將該數據輸出到第二級緩存器。在本發明實施例中，假設預先設定的矩陣形式為4行32列，每個子塊的比特數 據的輸入長度為124比特。由於比特數據輸入時，需要填充4個啞元數據，因此第一個時 鍾周期內的寫地址為4，那麼就將輸入的地址為inpUt_data0[15:0]的比特數據a_l a_15寫入偶數行緩存器的eVen_buff[4:19]位，奇數行緩存器不寫入數據，同時寫地址增 加16 ；第二個時鐘周期內的寫地址為20，那麼就將輸入的地址為input_data0[ll:0]的 比特數據13_1 b_ll寫入偶數行緩存器evenjxiff [20:31]位，將輸入的地址為input_ data0[15:12]的比特數據b_12 b_15寫入奇數行緩存器的odd_buff [3:0]位，同時寫地 址增加16 ；第三個時鐘周期內的寫地址為36，將輸入的地址為input_data0[15:0]的比特 數據c_0 c_15寫入奇數行緩存器的0dd_bufT[4:19]位，偶數行緩存器不寫入數據。如 此往復地交替向偶數行緩存器與奇數行緩存器內寫入數據，並在每次得到32比特有效數 據後將該數據輸出到第二緩存器。在步驟103中，獲取各個子塊的數據的指定地址，並將制定地址發送給各個子塊 對應的第二緩存器，使得各個子塊對應的第二緩存器將指定地址的數據發送。該步驟103 中，按照指定地址輸出數據，可以將輸入的比特數據的順序打亂，實現交織的目的。對於不同子塊的比特數據，指定地址不同。具體地，第一子塊的數據的指定地址的 表達式如公式(1)所示 公式(1)中，所有數據以二進位形式表示，addri(indeXl)為獲取的第一子塊的 數據的指定地址
嗎是取值為0~中的整數，例如對於4行32
index、
列的矩陣，則index,分別取值為0 127中的整數，mod表示取模運算，
表示對
向下取整運算， 表示計算後得到的二進位數據位寬為5比特(bit)，
表示把 進行相反順序的排列。第二子塊的數據的指定地址的表達式如公式(2)所示
公式(2)中，所有數據以二進位形式表示，addr2(index2)為獲取的第二子塊的
數據的指定地址，index2是取值為
中的整數，Kn等於矩陣的
行與列的乘積，
表示對
向下取整運算，
表示計算後得到的二進位數據位寬為5比特，
表示把
進行相反順序的排列。 第三子塊的數據的指定地址的表達式如公式(3)所示 公式(3)中，所有數據以二進位形式表示，addr3(index3)為獲取的第三子
塊的數據的指定地址，index3是取值為
中的整數，Kn等於
矩陣的行與列的乘積，WKn等於
表示對
向下取整運算， 表示計算後得到的二進位數據位寬為5比特，
表示把
進行相反順序的排列(步驟104中，對於第二緩存器從指定的地址輸出的數據，可以進行數據選擇，具體 可以採用桌球選擇、子塊選擇或列選擇等選擇方式，選擇出指定子塊中的數據。步驟105具體可以是根據所獲取的指定地址，逐次刪除選擇出的數據中的啞元數 據。具體地，可以包括對於選擇出的數據，每兩個數據列為一組；依照從高位到低位的順 序，依次根據所獲取的指定地址，判斷每組中的數據是否是啞元數據；將每組中的啞元數據 變為0並添加到有效輸出數據的最低位，將不是 元數據的數據添加到有效輸出數據的最 高位。例如，步驟104中從指定的子塊中選擇出了 16比特的數據，可以以每2比特數據 為一組逐次將啞元數據刪除。具體地，首先判斷最高兩位中是否包括啞元數據，即判斷第15位和第14位是否是 現元數據，將其輸出稱為第一組合2比特數據。具體地，可以根據獲取的各個子塊的數據的 指定地址判斷各個數據是否是啞元數據。因為，在獲取指定地址時可以獲知哪個數據是啞 元數據，哪個數據不是啞元數據。在步驟105中，就可以依據這些指定地址，判斷哪個數據 是 元數據，哪個數據不是 元數據。判斷結果可以分為4種情況如果第15位是啞元數據，第14位不是啞元數據，則按順序輸出1比特的0與第14 位數據組成的組合。如果第15位不是啞元數據，第14位是啞元數據，則按順序輸出1比特的0與第15 位數據組成的組合。如果第14位和第15位都是啞元數據，則輸出2比特的0組成的組合。如果第14位和第15位都不是啞元數據，則按順序輸出第15比特和第14比特數 據組成的組合。其次，判斷次高的兩位中是否包括啞元數據，即判斷第13位和第12位是否是啞元 數據，將其輸出稱為第二組合4比特數據，分為4種情況如果第13位是啞元數據，第12不是啞元數據，則按順序輸出1比特的0、第一組合 的2比特數據和第12位比特數據組成的組合。如果第13位不是啞元數據，第12位是啞元數據，則按順序輸出1比特的0、第一組 合的2比特數據和第13位比特數據組成的組合。如果第12位和第13位都是啞元數據，則輸出2比特的0數據和第一組合的2比 特數據的組合。如果第12位和第13位都不是啞元數據，則按順序輸出第一組合的2比特數據、第 13位的比特數據和第12位的比特數據組成的組合。
以此類推，由高比特位到低比特位每次進行2比特的判斷。參與判斷的2比特也 是按由高到低的順序進行判斷，如果該比特數據為 元數據，則將該比特數據變為0並添 加到輸出的數據組合的最低位；否則將該數據添加到輸出的數據組合的最高位。每次判斷 後輸出的組合數據長度加2，直到16比特數據都判斷結束後得到16比特的輸出數據。本發明實施例提供的速率匹配方法，提供了一種詳細的速率匹配的實現方法。先將三個子塊的比特數據插入 元數據後，分別組成各個子塊的待緩存的矩陣的 偶數行和技術行，將偶數行和奇數行的比特數據分別緩存到各個子塊的偶數行緩存器和奇 數行緩存器中，再將各個子塊的數據輸入到第二緩存器中，並分別將各個子塊的偶數行比 特數據和奇數行比特數據組成矩陣，實現了各個子塊的比特數據的存儲。這種數據存儲的 方式，奇數行和偶數行數據同時存儲，數據輸入的並行度高。將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數行比 特數據以桌球緩存的方式輸入到第二緩存器的兩個子緩存器中，數據輸入的效率高，延時 較小。然後，獲取各個子塊的數據的指定地址，這些指定地址的順序與各個子塊的比特 數據的輸入順序不同，這樣就實現了比特數據的交織。在本發明的實施例中，具體可以根據公式(1)、(2)和(3)來分別獲取各個子塊的 數據的指定地址。將各個公式中輸入不同的輸入參數，則一次可以獲取多個數據的指定地 址，並將這些地址發送給第二緩存器。選擇出指定子塊的數據後，根據這些指定地址刪除啞 元數據，一次也可以刪除多個 元數據。然後刪除完 元數據後的有效數據進行拼接，實現 了各個子塊的數據比特收集和比特修剪。由於一次可以獲取多個指定地址，所以第二緩存 器輸出數據以及後續步驟中進行現元數據刪除時，都可以一次處理多個數據，具有較高的 數據處理效率。如圖5所示為本發明速率匹配裝置實施例一的結構示意圖，該裝置包括與第一子 塊對應的第一緩存器21、與第二子塊對應的第一緩存器22、與第三子塊對應的第一緩存器 23、與第一子塊對應的第二緩存器24、與第二子塊對應的第二緩存器25、與第三子塊對應 的第二緩存器26、地址獲取模塊27、選擇模塊28、刪除模塊29和拼接模塊30。與第一子塊 對應的第一緩存器21、與第二子塊對應的第一緩存器22、與第三子塊對應的第一緩存器23 分別均包括奇數行緩存器和偶數行緩存器，分別用於接收輸入的第一子塊、第二子塊和第 三子塊的比特數據，向第一子塊、第二子塊和第三子塊的比特數據插入啞元數據，分別組成 第一子塊、第二子塊和第三子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的 比特數據分別存儲到第一子塊、第二子塊和第三子塊的偶數行緩存器和奇數行緩存器中。與第一子塊對應的第二緩存器24、與第二子塊對應的第二緩存器25、與第三子塊 對應的第二緩存器26分別用於緩存第一子塊、第二子塊和第三子塊的偶數行緩存器中的 偶數行比特數據和奇數行緩存器中的奇數行比特數據，並將偶數行比特數據和奇數行比特 數據組成尺^feot行Ft^kJlj的矩陣。地址獲取模塊27分別和與第一子塊對應的第二緩存器24、與第二子塊對應的第 二緩存器25、與第三子塊對應的第二緩存器26連接，用於獲取各個子塊的數據的指定地 址，並將各個子塊的數據的指定地址發送給與第一子塊對應的第二緩存器24、與第二子塊 對應的第二緩存器25、與第三子塊對應的第二緩存器26，使得各個第二緩存器將指定地址的數據發送。地址獲取模塊27還可以將指定地址發送給刪除模塊29。選擇模塊28和與第一子塊對應的第二緩存器24、與第二子塊對應的第二緩存器 25、與第三子塊對應的第二緩存器26連接，用於接收這三個第二緩存器發送的數據，對接 收到的數據進行選擇，選擇出指定子塊的數據。刪除模塊29分別與選擇模塊28和地址獲取模塊27連接，用於根據地址獲取模塊 27獲取到的指定地址，刪除選擇模塊28選擇出的數據中的 元數據，獲得有效輸出數據。拼接模塊30與刪除模塊29連接，用於將刪除模塊29輸出的有效輸出數據進行拼 接後發送，其中，發送出去的有效輸出數據的長度等於預設輸出長度。圖5中，與第一子塊對應的第二緩存器24、與第二子塊對應的第二緩存器25、與第 三子塊對應的第二緩存器26均可以別包括兩個子緩存器，這兩個子緩存器分別用於以乒 乓緩存方式接受第一子塊、第二子塊和第三子塊的偶數行緩存器中的偶數行比特數據和奇 數行緩存器中的奇數行比特數據輸入，並分別將偶數行比特數據和奇數行比特數據組成矩 陣。地址獲取模塊27可以根據公式(1)獲取第一子塊的數據的指定地址，根據公式 (2)獲取第二子塊的數據的指定地址，根據公式(3)獲取第三子塊的數據的指定地址。刪除模塊29具體可以用於對於選擇出的數據，每兩個數據列為一組；依照從高位 到低位的順序，依次根據地址獲取模塊27獲取的指定地址判斷每組中的數據是否是啞元 數據；將每組中的 元數據變為0並添加到有效輸出數據的最低位，將不是 元數據的數 據添加到有效輸出數據的最高位。刪除模塊29的具體刪除過程可以參考方法實施例部分的描述。本發明實施例提供的速率匹配裝置，提供了一種詳細的速率匹配的實現裝置。與各個子塊對應的第一緩存器先將各個子塊的比特數據插入 元數據後，分別組 成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數據分別緩存到 各個子塊的偶數行緩存器和奇數行緩存器中，再將各個子塊的數據輸入到第二緩存器中， 並分別將各個子塊的偶數行比特數據和奇數行比特數據組成矩陣，實現了各個子塊的比特 數據的存儲。這種數據存儲的方式，奇數行和偶數行數據同時存儲，數據輸入的並行度高。與各個子塊對應的第二緩存器將各個子塊的偶數行緩存器中的偶數行比特數據 和奇數行緩存器中的奇數行比特數據以桌球緩存的方式緩存，數據輸入的效率高，延時較 小。然後，地址獲取模塊獲取各個子塊的數據的指定地址，這些地址的順序與各個子 塊的比特數據的輸入順序不同，這樣就實現了比特數據的交織。在本發明的實施例中，地址獲取模塊具體可以根據公式(1)、(2)和(3)來分別獲 取各個子塊的數據的指定地址。將各個公式中輸入不同的輸入參數，一次可以獲取多個數 據的指定地址，並將這些地址發送給各個第二緩存器。選擇模塊選擇出指定子塊的數據後， 刪除模塊根據這些指定地址刪除啞元數據，一次也可以刪除多個啞元數據。然後拼接模塊 將刪除完 元數據後的有效數據進行拼接，實現了各個子塊的數據比特收集和比特修剪。 由於一次可以獲取多個指定地址，所以第二緩存器輸出數據以及後續步驟中刪除模塊進行 啞元數據刪除時，都可以一次處理多個數據，具有較高的數據處理效率。本領域普通技術人員可以理解實現上述方法實施例的全部或部分步驟可以通過程序指令相關的硬體來完成，前述的程序可以存儲於一計算機可讀取存儲介質中，該程序 在執行時，執行包括上述方法實施例的步驟；而前述的存儲介質包括R0M、RAM、磁碟或者 光碟等各種可以存儲程序代碼的介質。 最後應說明的是以上實施例僅用以說明本發明的技術方案，而非對其限制；盡 管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解其依然 可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替 換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精 神和範圍。
權利要求
一種速率匹配方法，其特徵在於，包括接收輸入的第一子塊、第二子塊和第三子塊的比特數據，向各個子塊中的比特數據插入啞元數據，分別組成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數據分別存儲到各個子塊的偶數行緩存器和奇數行緩存器中；將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數行比特數據輸入到各個子塊對應的第二緩存器中，並分別將各個子塊的偶數行比特數據和奇數行比特數據組成行列的矩陣；獲取各個子塊的數據的指定地址，並將所述指定地址發送給各個子塊對應的第二緩存器，使得各個子塊對應的第二緩存器將所述指定地址的數據發送；接收所述第二緩存器發送的數據，對接收到的數據進行選擇，選擇出指定子塊的數據；根據所述指定地址刪除選擇出的數據中的啞元數據，獲得有效輸出數據；將所述有效輸出數據進行拼接後發送，發送出去的有效輸出數據的長度等於預設輸出長度。FSA00000203918500011.tif,FSA00000203918500012.tif
2.根據權利要求1所述的方法，其特徵在於，所述將各個子塊偶數行緩存器中的偶數 行比特數據和奇數行緩存器中的奇數行比特數據輸入到第二緩存器中，包括分別將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數行比 特數據以桌球緩存的方式輸入到第二緩存器的兩個子緩存器中。
3.根據權利要求1所述的方法，其特徵在於，獲取各個子塊的數據的指定地址，包括 根據如下公式獲取第一子塊中的數據的指定地址 其中，addrjindeh)為獲取的第一子塊的數據的指定地址，indeXl取值為 運算， 表示把 中的整數，mod表示取模運算， [4:0]表示計算後得到的二進位數據位寬為5比特， [4:0]進行相反順序的排列。表示對，^向下取整
4.根據權利要求1所述的方法，其特徵在於，獲取各個子塊的數據的指定地址，包括 根據如下公式獲取第二子塊中的數據的指定地址 其中，addr2(indeX2)為獲取的第二子塊的數據的指定地址，indeX2取值為 o~ ( UV二。Ck-1)中的整數，為經過速率匹配交織過程操作後輸出的第二子塊的比特數據的位置序號，mod表示取模運算，Kn等於 表示對 向下取整運算， 表示 計算後得到的二進位數據位寬為 進行相反順序的排5比特 ， 表示把
5.根據權利要求1所述的方法，其特徵在於，獲取各個子塊的數據的指定地址，包括 根據如下公式獲取第三子塊中的數據的指定地址 其中，addr3(indeX3)為獲取的第三子塊的數據的指定地址，化如知是取值為 中的整數，mod表示取模運算，Kn等於及 表示對向下取整運算， 表示計算後得到的二進位數據位寬為5比特， 表示把 進行相反順序的排列
6.根據權利要求1-5中任一權利要求所述的方法，其特徵在於，所述根據所述指定地 址刪除選擇出的數據中的 元數據，獲得有效輸出數據，包括 對於選擇出的數據，每兩個數據列為一組；依照從高位到低位的順序，依次根據所述指定地址判斷每組中的數據是否是啞元數據；將每組中的 元數據變為0並添加到有效輸出數據的最低位，將不是 元數據的數據 添加到有效輸出數據的最高位。
7.一種速率匹配裝置，其特徵在於，包括分別與第一子塊、第二子塊和第三子塊的比特數據對應的第一緩存器，包括奇數行緩 存器和偶數行緩存器，分別用於接收輸入的第一子塊、第二子塊和第三子塊的比特數據，向 第一子塊、第二子塊和第三子塊的比特數據插入啞元數據，分別組成第一子塊、第二子塊和 第三子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數據分別存儲到第 一子塊、第二子塊和第三子塊的偶數行緩存器和奇數行緩存器中；分別與所述第一子塊、第二子塊和第三子塊的數據對應的第二緩存器，分別用於緩存 第一子塊、第二子塊和第三子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的 奇數行比特數據，並將偶數行比特數據和奇數行比特數據組成尺^toei行廠^列的矩陣；地址獲取模塊，用於獲取各個子塊的數據的指定地址，並將各個子塊的數據的指定地 址發送給分別與所述第一子塊、第二子塊和第三子塊對應的第二緩存器，使得所述第二緩 存器將指定地址的數據發送；選擇模塊，用於接收第二緩存器發送的數據，對接收到的數據進行選擇，選擇出指定子 塊的數據；刪除模塊，用於根據所述地址獲取模塊獲取到的指定地址，刪除選擇出的數據中的 元數據，獲得有效輸出數據；拼接模塊，用於將所述有效輸出數據進行拼接後發送，其中，發送出去的有效輸出數據 的長度等於預設輸出長度。
8.根據權利要求7所述的裝置，其特徵在於，與第一子塊、第二子塊和第三子塊對應的 第二存儲器均分別包括兩個子緩存器，這兩個子緩存器分別用於以桌球緩存方式接受第一 子塊、第二子塊和第三子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數 行比特數據輸入，並分別將偶數行比特數據和奇數行比特數據組成矩陣。
9.根據權利要求7所述的裝置，其特徵在於，所述地址獲取模塊具體用於根據如下公 式獲取第一子塊中的數據的指定地址 其中，addri(indeXl)為獲取的第一子塊的數據的指定地址，化如^是取值為 中的整數，mod表示取模運算， 表示 向下取整運 算 [4:0]表示計算後得到的二進位數據位寬為5比特 表示 [4:0]進行相反順序的排列,
10.根據權利要求7所述的裝置，其特徵在於，所述地址獲取模塊具體用於根據如下公 式獲取第二子塊的數據的指定地址 其中，addr2(indeX2)為第獲取的二子塊的數據的指定地址，化(1以2是取值為 中的整數，，mod表示取模運算，，K n 等於 表示對 向下取整運算， 表示計算後得到的二進位數據位寬為5比特， 表示把 進行相反順序的排列<
11.根據權利要求7所述的裝置，其特徵在於，所述地址獲取模塊具體用於根據如下公 式獲取第三子塊的數據的指定地址 其中，addr3(indeX3)為獲取的第三子塊的數據的指定地址，化如知是取值為 中的整數，mod表示取模運算，Kn等於及 表示對 向下取整運算， [4:0]表示計算後得到的二進位數據位寬為5比特， 表示把 [4:0]進行相反順序的排列。
12.根據權利要求7-11中任一權利要求所述的裝置，其特徵在於，所述刪除模塊具體 用於對於選擇出的數據，每兩個數據列為一組；依照從高位到低位的順序，依次根據所述地 址獲取模塊獲取的指定地址判斷每組中的數據是否是啞元數據；將每組中的啞元數據變為 0並添加到有效輸出數據的最低位，將不是 元數據的數據添加到有效輸出數據的最高位。
全文摘要
本發明實施例提供一種速率匹配方法及裝置，方法包括接收輸入的第一子塊、第二子塊和第三子塊的比特數據，向各個子塊中的比特數據插入啞元數據，組成各個子塊的待緩存的矩陣的偶數行和奇數行，將偶數行和奇數行的比特數據存儲到各個子塊的偶數行緩存器和奇數行緩存器中；將各個子塊的偶數行緩存器中的偶數行比特數據和奇數行緩存器中的奇數行比特數據輸入到第二緩存器中，將偶數行比特數據和奇數行比特數據組成矩陣；控制第二緩存器將指定地址的數據發送；對第二緩存器發送的數據進行選擇，刪除選擇出的數據中的啞元數據，獲得有效輸出數據。本發明實施例提供了一種速率匹配的具體實現方式，並行速率高，延時小。
文檔編號H04L1/00GK101895374SQ20101023488
公開日2010年11月24日 申請日期2010年7月20日 優先權日2010年7月20日
發明者馬鑫 申請人:華為技術有限公司