一種快閃記憶體的結構的製作方法
2023-07-07 02:13:51
專利名稱：一種快閃記憶體的結構的製作方法
技術領域：
本發明是有關於一種內存的結構，特別是有關於一種快閃記憶體(FlashMemory)的結構。
近來由於可攜式電子產品需求增多，快閃記憶體的需求明顯增加。由於其技術日趨成熟，成本下降，不僅刺激了購買意向，而且有新的市場應用。近來發展的快閃記憶體結構的可電除且可編程只讀存儲器已具有較快的存取速度。數位照相機的底片、個人隨身電子記事簿的內存、個人MP3隨身聽、電子答錄裝置、可程序IC等等均是快閃記憶體應用的市場。
請參照
圖1，其給出了一種快閃記憶體的結構剖面。此結構包括一層穿隧氧化層(Tunneling Oxide)102、一個控制柵極(Control Gate)108、一層氧化層110、一個浮置柵極(Floating Gate)104與一個源極/漏極區；浮置柵極104配置在穿隧氧化層102上；氧化層110配置在浮置柵極104上；控制柵極108配置在氧化層110上；源極/漏極區106則是配置在浮置柵極104兩側的基底100中。
當快閃記憶體進行編程(Program)時，用適當的編程電壓分別加到源/漏極區106與控制柵極108上，電子將由源極區106經由信道(Channel)流向漏極區106。在此過程中，將有部分的電子會穿過復晶矽浮置柵極104層下方的穿隧氧化層102，進入並且均勻分布在整個浮置柵極104中，這種電子穿越穿隧氧化層102進入浮置柵極104的現象，稱為隧穿效應(Tunneling Effect)。
隧穿效應可以分成兩種情況，一種稱為信道熱電子注入(ChannelHot-Electron Injection)，另一種稱為Fowler-Nordheim隧穿(F-NTunneling)。通常快閃記憶體是以信道熱電子編程，並且通過源極旁邊或信道區域以Fowler-Nordheim遂穿抹除。但是，如果浮置柵極下方的穿隧氧化層有缺陷(Weak Point)存在，則容易造成組件的漏電流，影響組件的可靠度。
為了解決快閃記憶體組件漏電流問題，目前的作法是利用氧化矽/氮化矽/氧化矽(Oxide-Nitride-Oxide，簡稱ONO)複合層所構成的堆棧式(Stacked)結構作為浮置柵極與控制柵極之間的介電層。
因為ONO介電層中的氮化矽層具有抓住電荷的效果，所以射入ONO層中的電子並不會均勻分布在整個氮化矽中，而是以高斯分布的方式集中在氮化矽的局部區域上，因此，對於氧化層其缺陷的敏感度較小，組件漏電流的現象較不易發生。
此外，ONO介電層的優點還包括在組件編程時，電子僅會在接近源極或漏極上方的信道局部性地儲存。因此，在進行編程時，可以分別對源/漏極區以與門極施加電壓，而在接近於另一端源/漏極區的氮化矽層中產生高斯分布的電子。所以可通過改變柵極與其兩側的源極/漏極區所施加電壓，可以在單一的ONO介電層中存在兩個具有高斯分布的電子、單獨一個具有高斯分布的電子或是不存在電子。因此，此種以氮化矽材質作為介電層的快閃記憶體，可以在單一的存儲單元中寫入四種狀態，是一種單一存儲單元二位(1 cell 2bit)的快閃記憶體。然而，上述快閃記憶體在進行編程時，需要適當的編程電壓分別加到源/漏極區與控制柵極上，而在此過程中所需的電壓值會隨著浮置柵極與控制柵極間的介電質的材質而改變，所以如何將編程電壓值降至最低已經是刻不容緩的議題。
本發明的目的是提供一種快閃記憶體的結構，以使操作快閃記憶體所需施加的電壓值降低，進而減少能源損耗。
本發明提供一種快閃記憶體的結構，其結構包括一層穿隧氧化層、一個浮置柵極、一層介電疊層、一個控制柵極與一個源極/漏極區，其中介電疊層是由一層第一氧化層、一層高介電常數材質的介電層與一層第二氧化層依次堆棧而成，且配置在浮置柵極與控制柵極之間；浮置柵極配置在穿隧氧化層上；控制柵極配置在介電疊層上；源極/漏極區則是配置在浮置柵極兩側的基底中。此外，可依照高介電常數介電層的帶隙(Band Gap)大小，決定是否省略在高介電常數介電層與控制柵極間的第二氧化層，如果所使用的高介電常數介電層的BandGap與氧化矽的Band Gap相近或更大，則可不包括此第二氧化層；反之，如果高介電常數介電層的Band Gap小於氧化矽的Band Gap，則需包括此第二氧化層。所謂的高介電常數的材質是指比氮化矽/氧化矽(Si3N4/SiO2，亦稱為NO)高的介電常數的材料，並非為正規的名詞；而帶隙是指金屬與半導體中兩個容許電子能帶間的間隙。另外，因為氧化鋁具有高介電常數與高帶隙的特徵，所以介電層材質為氧化鋁時，則不需要其它的氧化層。
因為本發明利用高介電常數介電層作為介電疊層的材質，所以可使操作快閃記憶體所需施加的電壓降低，進而減少能源損耗。
下結合附圖詳細說明本發明的實施方式。
圖1是的一種快閃記憶體的結構剖面圖。
圖2是本發明一個較佳實施例的一種快閃記憶體的結構剖面圖。
附圖標記說明100，200基底102，202穿隧氧化層104，204浮置柵極106，206源/漏極108，208控制柵極110，212，216氧化層210介電疊層214高介電常數介電層實施例請參照圖2，其結構包括一層穿隧氧化層202、一個控制柵極208、一個浮置柵極204、一曾介電疊層210與一個源極/漏極區206，其相關位置為，浮置柵極204位於穿隧氧化層202上；介電疊層210配置在浮置柵極204上；控制柵極208是配置在介電疊層210上；源極/漏極區206則是配置在浮置柵極204兩側的基底200中。其中，介電疊層210是由一層第一氧化層212、一層介電層214與一層第二氧化層216依次堆棧而成，並且介電層214的材質是具有高介電常數(HighDielectric Constant)的材質。
而介電疊層210中的介電層214的材質為何需具有高介電常數(ε)，才能達到本發明降低操作快閃記憶體時所需施加的電壓，進而減少能源損耗的目的。其原因在於，在操作快閃記憶體時對控制柵極施加的電壓(以VTCS表示)以下式(1)所示VTCS=1GCRVTFS-QCc---(1)]]>式(1)中的GCR代表的是柵極耦合比(Gate Coupling Ratio)，其值如下式(2)所示GCR=CcCT=CONOCTox+CONO---(2)]]>式(2)中CTox代表的是穿隧氧化層的電容(Tunneling OxideCapacitance)；CONO代表的則是ONO介電層的電容(ONO LayerCapacitance)。
因此從上式(1)與式(2)可知，如果要降低施加電壓VTCS，則需增加GCR值，而要增加GCR值，就必須從提高介電層的電容值著手。又因為電容與介電常數(以ε表示)的關係式如下式(3)所示C=Ad---(3)]]>所以，綜合式(1)、式(2)與式(3)，要降低施加電壓VTCS，就必須增加介電疊層210中的介電層214的介電常數，以降低操作快閃記憶體所需施加的電壓，進而減少能源損耗。
介電疊層210中的第一氧化層212是用來加強浮置柵極204與高介電常數介電層214間的吸附力，以及減少缺陷(Defect)的產生。另外，介電疊層210中的第二氧化層216是用來加強高介電常數介電層214與其上的控制柵極208間的吸附力，以及減少缺陷的產生。
所謂的高介電常數的材質是指介電常數比氮化矽/氧化矽(Si3N4/SiO2，亦稱為NO)的介電常數高的材質，高介電常數介電層2 14可以是氧化鋁(Al2O3)、氧化釔(Y2O3)、鋯氧化矽(ZrSixOy)、鉿氧化矽(HfSixOy)、三氧化二鑭(La2O3)、二氧化鋯(ZrO2)、二氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鐠(Pr2O3)或者二氧化鈦(TiO2)，下列表一為上述介電層的介電常數，此外還包括Si3N4/SiO2、氧化矽(SiO2)與氮化矽(Si3N4)的介電常數。
表 一
由表一可知，所謂的高介電常數材質的介電常數需高於Si3N4/SiO2的介電常數值8。另外，本實施例的高介電常數介電層214還可以是上述各高介電常數材質的混合物或是上述各高介電常數材質的堆棧層(Stack Layer)。
另外，依照所使用的高介電常數介電層214材質的帶隙(BandGap)大小，決定是否省略於介電疊層210中在高介電常數介電層214與控制柵極208間的第二氧化層216。如果所使用的高介電常數介電層214的Band Gap與氧化矽的Band Gap相近或更大，則可不包括此第二氧化層216；反之，如果高介電常數介電層214的Band Gap小於氧化矽的Band Gap，則需包括此第二氧化層216。下列表二為本實施例所使用的介電層214材質的帶隙值，此外還包括氧化矽(SiO2)與氮化矽(Si3N4)的帶隙值。
表 二
如果高介電常數介電層214的帶隙與公知使用的氧化矽層相近或更大，則高介電常數介電層214可取代公知形成於高介電常數介電層214上的第二氧化層216，並具有相同的功效。
另外，從表一與表二可知，氧化鋁具有比氮化矽/氧化矽高的介電常數，以及與氧化矽的帶隙相近的特徵，因此以氧化鋁作為介電層214的材質時，可替代介電層疊層210中其它的氧化層212、216，因此可簡化快閃記憶體的製作工藝。
綜上所述，本發明利用高介電常數介電層作為控制柵極與浮置柵極間介電層的主要材質，因此可增加柵極耦合比，使操作快閃記憶體所需施加的電壓值降低，進而減少能源損耗；另外如果採用氧化鋁作為介電層材質，不但可增加柵極耦合比，也可完全取代第一與第二氧化層的作用，進而簡化快閃記憶體的製作工藝。
本發明的一個較佳實施例公開如上，但是其並非用以限定本發明，任何在本發明構思範圍內的改動，均落在本發明的保護範圍內。
權利要求
1.一種快閃記憶體的結構，包括一層穿隧氧化層，其位於一基底上；一個浮置柵極，其位於該穿隧氧化層上；一層氧化層，其位於浮置柵極上；一個控制柵極，配置該氧化層上；以及一個源/漏極區，其位於該浮置柵極兩側的基底內，其特徵是該氧化層為介電疊層，該介電疊層包括一層第一氧化層，其位於浮置柵極上；一層高介電常數介電層，其位於第一氧化層上；一層第二氧化層，其位於高介電常數介電層上。
2.根據權利要求1所述的快閃記憶體的結構，其特徵是該高介電常數介電層的帶隙值小於氧化矽的帶隙值。
3.根據權利要求1所述的快閃記憶體的結構，其特徵是該高介電常數介電層的介電常數大於8。
4.根據權利要求1所述的快閃記憶體的結構，其特徵是該高介電常數介電層的材質是選自於氧化鋁、氧化釔、鋯氧化矽、鉿氧化矽、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的族群以及上述物質組成的混合物的族群其中之一。
5.根據權利要求1所述的快閃記憶體的結構，其特徵是該高介電常數介電層是選自於氧化鋁、氧化釔、鋯氧化矽、鉿氧化矽、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的堆棧層族群其中之一。
6.一種快閃記憶體的結構，包括一層穿隧氧化層，其位於一基底上；一個浮置柵極，其位於該穿隧氧化層上；一層氧化層，其位於浮置柵極上；一個控制柵極，配置該氧化層上；以及一個源/漏極區，其位於該浮置柵極兩側的基底內，其特徵是該氧化層為介電疊層，該介電疊層包括一層第一氧化層，其位於浮置柵極上；一層高介電常數介電層，其位於第一氧化層上。
7.根據權利要求6所述的快閃記憶體的結構，其特徵是該高介電常數介電層的帶隙值不小於氧化矽的帶隙值。
8.根據權利要求6所述的快閃記憶體的結構，其特徵是該高介電常數介電層的材質是選自於氧化鋁、氧化釔、鋯氧化矽、鉿氧化矽、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的族群以及上述物質組成的混合物的族群其中之一。
9.根據權利要求6所述的快閃記憶體的結構，其特徵是該高介電常數介電層是選自於氧化鋁、氧化釔、鋯氧化矽、鉿氧化矽、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的堆棧層族群其中之一。
10.一種快閃記憶體的結構，包括一層穿隧氧化層，其位於一基底上；一個浮置柵極，其位於該穿隧氧化層上；一層氧化層，其位於浮置柵極上；一個控制柵極，配置該氧化層上；以及一個源/漏極區，其位於該浮置柵極兩側的基底內，其特徵是該氧化層為一層氧化鋁介電層，其位於該浮置柵極上。
全文摘要
一種快閃記憶體的結構，其結構包括一層穿隧氧化層、一個浮置柵極、一層介電疊層、一個控制柵極和一個源極/漏極區，其中介電疊層是由一層第一氧化層、一層高介電常數材質的介電層與一層第二氧化層依次堆棧而成，且配置在浮置柵極與控制柵極之間；而浮置柵極配置在穿隧氧化層上；控制柵極配置在介電疊層上；源極/漏極區配置在浮置柵極兩側的基底中。採用本發明可以降低操作快閃記憶體所需施加的電壓值，進而減少能源損耗。
文檔編號H01L27/115GK1393936SQ0112953
公開日2003年1月29日 申請日期2001年6月25日 優先權日2001年6月25日
發明者謝榮裕, 林經祥 申請人:旺宏電子股份有限公司