壓縮感知模擬-信息轉換系統及其方法
2023-08-10 00:29:51
壓縮感知模擬-信息轉換系統及其方法
【專利摘要】本發明公開了一種壓縮感知模擬-信息轉換系統及方法。該系統包括：FPGA核心晶片、FPGA核心晶片最小系統外圍電路、ADC採樣晶片、DAC晶片、時鐘倍頻器晶片、乘法器晶片、放大器晶片、FLASH存儲晶片、USB協議轉換晶片和電源晶片；其中，所述DAC晶片在FPGA核心晶片的控制下輸出LFM信號；所述乘法器晶片用於將所述LFM信號與所述FPGA核心晶片輸出的偽隨機序列信號進行混頻處理；所述放大器晶片用於將所述經過混頻處理後的混頻信號進行放大處理；所述ADC晶片在FPGA核心晶片的控制下採樣量化所述放大處理後的混頻信號，並將採樣量化數據輸出至FPGA核心晶片。
【專利說明】壓縮感知模擬-信息轉換系統及其方法
【技術領域】
[0001]本發明涉及雷達信號處理領域，具體涉及一種壓縮感知模擬-信息轉換系統及其方法。
【背景技術】
[0002]壓縮感知理論在技術上的最主要目標是用低於Nyquist頻率的採樣速率實現對模擬信號的「信息」感知，將壓縮與採樣合併進行。RICE大學的Baraniuk教授等人最早提出了模擬-信息轉換器(AIC)的概念，AIC的主要功能是實現壓縮感知測量矩陣、以及原始信號與測量矩陣的乘積。性能可靠的模擬-信息轉換器實現技術是壓縮感知理論得到應用的重要前提條件之一。在目前已公開報導的AIC硬體實現方案中，研究較多的也是RICE大學Baraniuk教授的研究小組，其設計方案是標準的隨機調製積分電路方案，觀測矩陣通過PN偽隨機序列實現。但該電路僅能處理頻率在IMHz範圍內的信號，與人們期望的AIC硬體性能要求相差頗大。
[0003]在其他壓縮感知硬體實現方面，最為著名的也是RICE大學成功研製的「單像素」壓縮數位照相機，設計原理首先是通過光路系統將成像目標投影到一個數字微鏡器件上，其反射光由透鏡聚焦到單個光敏二極體上，光敏二極體兩端的電壓值即為一個測量值，將此投影操作重複M次，得到測量向量。數字微鏡器件由數字電壓信號控制微鏡片的機械運動來實現對入射光線的調整，相當於0-1隨機測量矩陣。該相機直接獲取的是M次隨機線性測量值而不是獲取原始信號的N個像素值。
[0004]壓縮感知硬體電路實現中獲得最多關注的是以色列技術學院Y.C.Eldar教授的研究小組所實現的Xampling電路,該電路被稱為MWC (Modulated Wideband Converter),適用於具有頻譜稀疏特徵的無線通信信號。對分布在O?2GHz範圍內稀疏頻譜分布的模擬信號，能夠以280MHz低速採樣，並通過相應的MWC恢復算法進行重建。
[0005]當前，Xampling仍是唯一能夠真正體現壓縮感知理論優勢的電路實現，但其缺點是要求信號具有頻譜稀疏特徵，這對於雷達技術中常用的寬帶信號而言是無法適用的。因此，研究通用性強的AIC電路，以至實現專門的壓縮感知專用集成電路，依然是一項具有巨大挑戰性的任務。
[0006]針對上面提到的情況以及現實中的需求，本發明設計了一套壓縮感知模擬-信息轉換系統，該系統以FPGA為核心控制器件，外圍電路除了 FPGA工作所需的最小系統電路夕卜，採用標準的隨機調製積分電路實現模擬信息轉換。所有的控制邏輯還有數據通信協議處理等都在FPGA中編程實現，這種設計可以大大減小電路的複雜度。
【發明內容】
[0007]本發明的目的在於提供一種壓縮感知模擬-信息轉換系統及其實現方法，通過標準的隨機調製積分AIC電路實現中頻信號的模擬信息轉換，通過硬體程式語言來實現AIC電路轉換系統的控制和數據採集控制。[0008]根據本發明的一方面，其公開了一種壓縮感知模擬-信息轉換系統，包括:FPGA核心晶片、FPGA核心晶片最小系統外圍電路、ADC採樣晶片、DAC晶片、時鐘倍頻器晶片、乘法器晶片、放大器晶片、FLASH存儲晶片、USB協議轉換晶片和電源晶片；
[0009]其中，所述DAC晶片在FPGA核心晶片的控制下輸出LFM信號；所述乘法器晶片用於將所述LFM信號與所述FPGA核心晶片輸出的偽隨機序列信號進行混頻處理；所述放大器晶片用於將所述經過混頻處理後的混頻信號進行放大處理；所述ADC晶片在FPGA核心晶片的控制下採樣量化所述放大處理後的混頻信號，並將採樣量化數據輸出至FPGA核心晶片；所述FPGA核心晶片將所述採樣量化數據存儲於所述FLASH存儲器晶片，並在接收到主機命令後將其上傳至主機；USB協議轉換晶片負責FPGA核心晶片與主機之間的數據交互；電源晶片用於向各個晶片供電；時鐘倍頻器晶片用於給DAC晶片提供採樣時鐘信號；FPGA核心晶片最小系統外圍電路用於輔助FPGA核心晶片完成相應處理。
[0010]根據本發明的另一方面，其公開了一種壓縮感知模擬-信息轉換的實現方法，該方法包括:
[0011]步驟1、FPGA核心晶片控制DAC數模轉換晶片輸出LFM信號，同時FGPA核心晶片輸出偽隨機序列信號；
[0012]步驟2、所述LFM信號和偽隨機序列信號經過一個乘法器進行混頻處理；
[0013]步驟3、將經過混頻處理後的混頻信號進行放大處理後，再進行積分處理；
[0014]步驟4、利用ADC採樣晶片對經過積分處理的信號進行採樣量化；
[0015]步驟5、FPGA核心晶片存儲經採集量化後的數據；
[0016]步驟6、在主機的指示下，FPGA核心晶片向主機機上傳所述採集量化的數據。
[0017]本發明公開的上述方案實現了基於壓縮感知理論的信號採集系統，該系統採用標準的隨機調製積分電路實現對模擬信號的信息轉換與採集，其採樣率低於傳統採樣理論的限制。本方案可以用在基於壓縮感知雷達等新型信息與通信系統的發射機與接收機中。
【專利附圖】
【附圖說明】
[0018]圖1是本發明的壓縮感知模擬-信息轉換系統數字電路的結構示意圖；
[0019]圖2是本發明的壓縮感知模擬-信息轉換系統模擬電路的結構示意圖；
[0020]圖3是本發明的FPGA核心晶片的功能模塊圖。
【具體實施方式】
[0021]為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明進一步詳細說明。
[0022]本發明公開了一種壓縮感知模擬-信息轉換系統，其包括:FPGA核心晶片、FPGA核心晶片最小系統外圍電路、ADC(Analog Digital Converter模數轉換)採樣晶片、DAC(Digital Analog Converter數模轉換)晶片、時鐘倍頻器晶片、乘法器晶片、放大器晶片、FLASH存儲晶片、USB接口晶片和電壓轉換晶片。本發明公開的壓縮感知模擬-信息轉換系統由數字電路模塊和模擬電路模塊兩部分組成。
[0023]圖1示出了本發明公開的一種壓縮感知模擬-信息轉換系統的數字電路模塊的一個優選實施例。如圖1所示，其包括:FPGA核心晶片I ;連接在FPGA核心晶片I的輸出接口的兩個DAC晶片2A、2B ;分別連接在所述兩個DAC晶片2A、2B的輸出接口的兩個放大器晶片3A、3B ;模擬信號輸出接口 4A、4B，分別連接至所述兩個放大器晶片3A、3B的兩個輸出連接；模擬信號輸入接口 5A、5B ;ADC採樣晶片6，其接收所述模擬信號輸入接口 5A、5B的輸入；隨機信號輸出接口 7，其連接至FPGA核心晶片I的輸出；FLASH存儲晶片8，其輸出連接至FPGA核心晶片I的輸入；USB接口晶片9，其連接至所述FPGA核心晶片I ;USB接口 10，其連接至所述USB接口晶片9的輸出；FPGA配置晶片11，其輸出連接至所述FPGA核心晶片I的輸入；時鐘倍頻器晶片12A，其輸出連接至所述DAC晶片2A ;晶體振蕩器12B，其輸出連接至FPGA核心晶片I的輸入；供電輸入接口 13，其向放大器晶片3A、3B和電壓轉換晶片14A、14B、14C、14D、14E、14F 提供電源；電壓轉換晶片 14A、14B、14C、14D、14E、14F，其中 14A 輸出至11和2A、2B的電源輸入端，14B輸出至I的電源輸入端，14C輸出至14D的電源輸入端，14D輸出至2A、2B的電源輸入端，14E和14F輸出至2A、2B的電源輸入端。
[0024]圖2示出了本發明公開的一種壓縮感知模擬-信息轉換系統模擬電路模塊的優選實施例。如圖2所示，其包括:乘法器晶片15，其接收模擬信號輸出接口 4A的輸入；比較器晶片19，其輸入連接至隨機信號輸入接口 7，其輸出連接至乘法器晶片15的輸入；放大器晶片16A、16B、16C，這三個放大器晶片依次連接，放大器晶片16A接收乘法器晶片15的輸出；低通濾波器17A、17B，其接收放大器晶片16C的輸出；供電輸入接口 18A、18B，其分別向乘法器晶片15、放大器晶片16A、16B、16C供電；模擬信號輸出接口 5A、5B，其連接至低通濾波器17AU7B ;模擬信號輸入接口 4A ;隨機信號輸入接口 7。
[0025]圖3示出了本發明中FPGA核心晶片的功能結構示意圖，其為本發明的核心處理器，負責處理所有數據及協議的處理。如圖3所示，FPGA核心晶片包括:同步時序控制邏輯電路、USB控制電路、LFM波形數據緩存、時鐘管理模塊、DA控制電路、隨機脈衝發送控制電路、隨機脈衝數據緩存、FLASH控制電路、採集數據緩存和AD控制電路；其中，所述DA控制電路用於控制DAC晶片產生LFM(Linear Frequency Modulation線性調頻)信號；所述隨機脈衝數據緩存用於存儲預先設計好的二進位隨機碼；所述隨機脈衝發送控制電路讀取所存儲的二進位隨機碼，按系統時序輸出隨機脈衝序列信號；所述AD控制電路用於控制ADC採樣晶片採集經過前端模擬處理的中頻信號，並存儲至採集數據緩存中；FLASH控制電路將經過FPGA內部的採集數據緩存緩衝處理後的中頻數據存儲到FLASH晶片中，並通過USB控制電路與主機進行通信。
[0026]所述FPGA核心晶片的USB控制電路在接收到主機通過USB接口傳來的信號後，將進行信號的指令識別，根據指令內容進行相應的操作。如果是數據上傳指令，則FLASH控制電路將FLASH存儲晶片中存儲的數據通過USB接口上傳到主機；如果是下傳LFM信號的Chrip波形數據，則首先將該Chrip波形數據緩存到FPGA的LFM波形數據緩存中，再由DA控制電路將LFM信號的Chrip波形數據寫入DAC晶片，再由DAC晶片產生LFM模擬信號。
[0027]FPGA核心晶片最小系統外圍電路，包括時鐘源和程序加載FLASH，它們負責輔助FPGA核心晶片完成處理功能。時鐘源為FPGA核心晶片提供正常工作所需的時鐘信號；由於FPGA核心晶片是在斷電之後程序自動被清除的，所以必須將程序代碼固化到一個程序加載FLASH中，每次上電後，程序加載FLASH中的程序自動加載到FPGA核心晶片中以使其正常工作。時鐘源提供FPGA核心晶片工作的系統時鐘，作為時鐘源的晶體振蕩器產生所需要的頻率直接傳送給FPGA核心晶片輸入。該晶體振蕩器是一個單獨的元器件，它是作為FPGA的時鐘源。
[0028]ADC採樣晶片負責對前端經過混頻、低通濾波等模擬處理過的中頻信號進行採樣，即把模擬信號轉換為數位訊號，ADC採樣晶片將採樣得到的數位訊號直接傳送給FPGA核心晶片。[0029]DAC晶片將FPGA核心晶片內部存儲器所緩存的LFM波形數據轉換成模擬信號後發送出去，即把數位訊號轉換為模擬信號。
[0030]時鐘倍頻器晶片負責給DAC晶片提供高速的採樣時鐘信號，DAC利用該高速時鐘採樣信號將數位訊號轉換為模擬信號。
[0031]放大器晶片將DAC晶片輸出的LFM信號進行放大，同時FPGA核心晶片輸出的LVTTL電平的隨機脈衝序列信號通過一個比較器轉換為正負對稱的隨機脈衝序列信號，放大後的LFM信號與正負對稱的隨機序列信號通過乘法器晶片進行混頻，乘法器晶片輸出的信號經放大器晶片放大以達到ADC信號採集的要求。
[0032]FLASH存儲晶片將ADC採集晶片採集的數據進行存儲，由於FLASH存儲晶片掉電不丟失數據，可以保證存儲的數據可以隨時做後期處理。
[0033]USB協議轉換晶片負責接收主機傳來的指令數據以及向主機上傳數據，並將指令數據轉換成符合FPGA核心晶片的IO電平要求的信號模式，然後將信號直接傳送給FPGA核心晶片。
[0034]電源晶片提供整個系統工作所需的電壓。外界給系統輸入+5V和-5V的電壓，通過電源晶片將+5V的電壓轉換成系統所需要的+3.3V、+2.5V、+1.8V、+1.2V，來分別提供給FPGA核心晶片(+3.3V、+2.5V、+1.2V)、程序加載FLASH (+3.3V、+1.8V)、時鐘提供源(+3.3V)、ADC 採樣晶片(+3.3V)、DAC 採樣晶片(+1.8V、+3.3V)、存儲器晶片(+3.3V)。
[0035]本發明還公開了一種壓縮感知模擬-信息轉換系統的實現方法，其包括:
[0036]FPGA核心晶片將內部LFM波形數據緩存中的LFM波形數據按存儲器直讀DDWS方式發送至DAC晶片，由DAC晶片產生出時移的LFM模擬信號；該LFM模擬信號經4A接口輸入至乘法器晶片15，然後與正負電平的隨機脈衝序列信號混頻後，經過低通濾波器進行濾波，再由ADC採集晶片進行採集；ADC採集晶片將採集到的信號輸出至FPGA核心晶片中的AD控制電路，其控制將接收到的採集信號存儲到FLASH晶片中；主機從FPGA核心晶片的FLASH晶片中取出採集數據，並構造與取出的數據相應的壓縮感知矩陣。
[0037]根據本發明的另一實施例，本發明公開的實現壓縮感知模擬-信息轉換系統的方法包括下述幾個步驟:
[0038](I)DAC數模轉換晶片輸出帶寬為50MHz的LFM信號；
[0039]FPGA核心晶片控制DAC晶片以存儲器直讀法(DDWS)產生帶寬為50MHz的LFM信號，信號起始頻率1MHz、結束頻率51MHz ;根據FPGA中的同步時序控制邏輯產生控制時序，使得每次發送的LFM信號都延時一個T,其中延時T為待重構信號的米樣間隔；
[0040]同時，由FPGA內部的隨機脈衝發送控制電路，通過IO管腳輸出一個最高頻率為150MHz的偽隨機脈衝序列信號，該偽隨機序列滿足伯努利分布。
[0041](2)FPGA輸出的偽隨機脈衝序列信號為LVTTL電平的信號，其經過一個比較器後轉換為正負對稱的信號，該信號再與帶寬為50MHz的LFM信號經過所述乘法器晶片上的乘法器進行混頻處理。[0042](3)對混頻後的信號進行積分處理；
[0043]經過乘法器進行混頻的信號，首先經過兩級放大器進行放大處理，使得信號幅度滿足ADC晶片的採樣要求，同時能夠有效利用ADC晶片的有效位數；
[0044]經過放大處理後，由一個帶寬為17MHz的低通濾波器對信號進行積分處理，同時濾去高頻部分。
[0045](4)對經過隨機調製積分的模擬信號進行低速AD採樣量化；
[0046]FPGA控制ADC採集晶片對經過隨機調製積分的信號進行採樣量化，ADC採集晶片的採樣率為40MHz，採樣得到的信號緩存在FPGA內部的存儲器中；
[0047](5)存儲經ADC採集晶片採集量化的數位訊號；
[0048]FPGA接收到ADC採集晶片採集量化的數位訊號，首先緩存在FPGA內部的採集數據緩存中，然後再控制FLASH晶片將數位訊號按照固定的格式存儲到FLASH晶片中。
[0049](6)通過USB接口向PC機上傳採集量化的數據；
[0050]PC機通過USB接口向FPGA處理器發出讀取數據的指令，然後將FLASH中存儲的採樣數據通過USB接口上傳給PC機，由PC機進行後續的矩陣生成以及信號重構處理。
[0051]壓縮感知模擬-信息轉換系統的硬體電路的主要器件優選為:
[0052]FPGA核心晶片的選擇:
[0053]選用XiIinx 公司的 Virtex-4XC4VSX55FF1148
[0054]Xilinx公司的Virtex-4系列FPGA是首款基於ASMBL(Advanced Silicon ModularBlock)架構的多平臺FPGA系列，通過採用不同的平臺(LX、FX和SX)，Virtex-4系列提供了最接近設計者需求的可編程邏輯解決方案。VirteX-4FPGA採用了多種新的結構模塊，以得到最大的吞吐量、更高的集成度和更低的功耗。
[0055]XC4VSX55FF1148是Virtex-4家族的一員。具有如下主要特點:
[0056]1) 24576個可配置邏輯單元(24576個slice)；
[0057]2) 8 個 DCM(Digital Clock Manager)模塊；
[0058]3)5760K bits RAM ；
[0059]4)512個18bitsX18bits乘法器；
[0060]5) 640個通用I / 0管腳。
[0061]此外，Xilinx公司還提供了功能強大的開發平臺(ISE)，開發者可通過該平臺完成全部設計。
[0062]程序加載FLASH晶片的選擇:
[0063]選用Xilinx 公司的 XCF16P。
[0064]XCF16P容量為16Mbit，其存儲容量可以支持多種Xilinx公司的FPGA核心晶片進行上電程序加載。
[0065]ADC米樣晶片的選擇:
[0066]選用ADI公司的AD9238
[0067]AD9238的主要特性如下:
[0068]1)採用3.3V單電源供電；
[0069]2)差分輸入500MHz、3dB的帶寬；
[0070]3)低功耗，單通道300mW ；[0071]4)自帶時鐘佔空比穩定器；
[0072]電源晶片的選擇:
[0073]系統電源採用PTH05000WAD和LM1085用作主要電源晶片，PTH05000WAD是TI公司的電源晶片，LM1085是NSC公司的電源晶片。
[0074]PTH05000WAD是開關電源模塊，+5V輸入，可以提供6A的電流輸出，輸出電壓在0.9V到3.6V之間可調，效率達到94%。
[0075]LM1085具有低壓差電壓的特點，當輸出電流為5A時，壓差電壓僅為0.5V，瞬態響應快，0.015%線路電壓調整，0.1%負載調整，有內部電流限制及發熱限制，100%通過發熱極限老化測試。
[0076]DAC晶片的選擇
[0077]DAC晶片採用ADI公司的AD9736
[0078]AD9736的主要特性如下:
[0079]I)採用3.3V和1.8V雙電源供電；
[0080]2)在輸出 600MHz 信號時 SFDR>53dBc ；
[0081]3)在輸出 600MHz 信號時 MD>65dBc ；
[0082]4) DNL= ± 1.0LSB，INL= ±2.0LSB ；
[0083]5)低功耗，在330MHz輸出20mA電流時功耗為380mW ；
[0084]6) LVDS 數據接 口 ；
[0085]7)片上自帶1.2V參考電壓。
[0086]時鐘倍頻器晶片的選擇
[0087]時鐘倍頻器晶片採用ICS公司的ICS8442，該晶片採用3.3V單電源供電，時鐘輸入範圍為IOMHz到25MHz，兩路差分時鐘輸出，輸出頻率範圍為31.25MHz到700MHz，可以通過串行或並行方式配置輸入信號頻率。
[0088]乘法器晶片的選擇
[0089]乘法器採用ADI公司的AD834，該晶片為四象限乘法器，可以實現DC到高於500MHz的信號乘法，且具有低功耗特性，在Vs輸入為+5V情況下功耗為280mW。
[0090]放大器晶片的選擇
[0091]放大器選用ADI公司的ADA4187-2，該晶片具有低噪聲特性，最大值為2mV的低失調電壓，1.5pF的輸入電容以及1050MHz的_3dB帶寬。5-10V的寬電壓範圍，支持單雙電源工作。
[0092]FLASH存儲晶片的選擇
[0093]FLASH存儲晶片採用SAMSUNG公司的K9F8G08U0M，該晶片為NAND型FLASH，存儲容量為lGBytes，採用3.3V單電源供電，採用異步讀寫的控制模式。
[0094]USB協議轉換晶片的選擇:
[0095]USB協議轉換晶片選用CYPRESS公司的CY7C68013晶片。
[0096]CY7C68013晶片主要特性如下:
[0097]I)單片集成USB2.0收發器、SIE和增強型8051微處理器；。
[0098]2)4個可編程的批量/中斷/同步端點；
[0099]3) 8位或16位外部數據接口 ；[0100]4)通過枚舉支持總線供電應用；
[0101]5)3.3V 操作電壓；
[0102]6)靈巧的串行接口引擎；
[0103]7)集成的I2C兼容控制器，運行速率100或400KHz ；
[0104]8)多達40個通用I / O接口。
[0105]系統實現結果
[0106]應用VHDL硬體描述語言進行編程，將編寫好的模塊下載至XilinxVirtex-4XC4VSX55中。實驗過程中，使用系統中的DA產生標準稀疏集信號和模擬目標信號，通過示波器及PC機進行觀察。
[0107]系統可以對50MHz的信號帶寬的中頻信號進行模擬信息轉換，AD降採樣率可以達到 33%。
[0108]本發明壓縮感知模擬-信息轉換系統，通過改進的隨機調製積分AIC實現了帶寬50MHz中頻信號的模擬信息轉換，並且在實際的實驗過程中測試通過，證實了壓縮感知模擬-信息轉換系統可行性，並且有以下優點:
[0109]>硬體電路簡單，體積較小，便於應用於多種系統。
[0110]>處理中採用測量的方式得到基於測量的壓縮感知矩陣，可以有效克服模擬電路中非理想因素帶來的誤差。
[0111]>主要功能通過編程簡單，易於修改，使系統具有很大的通用性和靈活性。
[0112]>完整實現預期的功能，實現簡單。
[0113]可見，壓縮感知模擬-信息轉換系統具有很高的應用價值，在實際應用中具有很大的通用性和靈活性，有很好的應用前景。
[0114]本發明公開的上述裝置實現了基於壓縮感知理論的信號採集系統，該系統採用標準的隨機調製積分電路實現對模擬信號的信息轉換與採集，其採樣率低於傳統採樣理論的限制。本裝置可以用在基於壓縮感知雷達等新型信息與通信系統的發射機與接收機中。
[0115]以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種壓縮感知模擬-信息轉換系統，包括=FPGA核心晶片、FPGA核心晶片最小系統外圍電路、ADC採樣晶片、DAC晶片、時鐘倍頻器晶片、乘法器晶片、放大器晶片、FLASH存儲晶片、USB協議轉換晶片和電源晶片； 其中，所述DAC晶片在FPGA核心晶片的控制下輸出LFM信號；所述乘法器晶片用於將所述LFM信號與所述FPGA核心晶片輸出的偽隨機序列信號進行混頻處理；所述放大器晶片用於將所述經過混頻處理後的混頻信號進行放大處理；所述ADC晶片在FPGA核心晶片的控制下採樣量化所述放大處理後的混頻信號，並將採樣量化數據輸出至FPGA核心晶片；所述FPGA核心晶片將所述採樣量化數據存儲於所述FLASH存儲器晶片，並在接收到主機命令後將其上傳至主機;USB協議轉換晶片負責FPGA核心晶片與主機之間的數據交互；電源晶片用於向各個晶片供電；時鐘倍頻器晶片用於給DAC晶片提供採樣時鐘信號；FPGA核心晶片最小系統外圍電路用於輔助FPGA核心晶片完成相應處理。
2.如權利要求1所述的系統，其特徵在於，所述FPGA核心晶片包括USB控制電路，其用於接收主機傳送的指令信號，並根據指令信號進行相應的操作。
3.如權利要求1所述的系統，其特徵在於，所述FPGA核心晶片包括DA控制電路和AD控制電路，所述DA控制電路用於控制DAC晶片產生LFM信號，所述AD控制電路用於控制ADC採樣晶片採樣信號。
4.如權利要求1所述的系統，其特徵在於，所述FPGA核心晶片包括隨機脈衝數據緩存和隨機脈衝發送控制電路；所述隨機脈衝數據緩存用於存儲預定義的二進位隨機碼；所述隨機脈衝發送控制電路讀取所存儲的二進位隨機碼，並按系統時序輸出偽隨機序列信號。
5.如權利要求1所述的系統，其特徵在於，所述FPGA核心晶片最小系統外圍電路，包括時鐘源和程序加載FLASH ;其中所述時鐘源為FPGA核心晶片提供系統時鐘信號，程序加載FLASH用於存儲固化程序。
6.如權利要求4所述的系統，其特徵在於，所述偽隨機序列信號為LVTTL電平的信號，其經過一個比較器轉換為正負對稱的偽隨機序列信號；所述乘法器晶片用於將所述LFM信號與所述正負對稱的偽隨機序列信號進行混頻處理。
7.—種壓縮感知模擬-信息轉換的實現方法，該方法包括: 步驟1、FPGA核心晶片控制DAC數模轉換晶片輸出LFM信號，同時FGPA核心晶片輸出偽隨機序列信號； 步驟2、所述LFM信號和偽隨機序列信號經過一個乘法器進行混頻處理； 步驟3、將經過混頻處理後的混頻信號進行放大處理後，再進行積分處理； 步驟4、利用ADC採樣晶片對經過積分處理的信號進行採樣量化； 步驟5、FPGA核心晶片存儲經採集量化後的數據； 步驟6、在主機的指示下，FPGA核心晶片向主機機上傳所述採集量化的數據。
【文檔編號】H03M1/54GK103684468SQ201310612155
【公開日】2014年3月26日 申請日期:2013年11月27日 優先權日:2013年11月27日
【發明者】洪文, 孫進平, 張玉璽, 張冰塵, 蔣成龍 申請人:中國科學院電子學研究所