用於增強溝槽隔離集成電路中的帶寬的裝置和方法與流程

2023-08-10 11:19:51

本發明的實施例涉及溝槽隔離集成電路結構，並且更特別地涉及溝槽隔離集成電路中的有源組件布局。

背景技術：

集成電路能夠利用溝槽工藝來製作。在溝槽工藝中，有源半導體器件，諸如電晶體，在絕緣填充溝槽圍繞的有源矽的區域內電隔離。

溝槽隔離集成電路可應用於需要能夠維持超過一百伏的電晶體的高壓背光顯示產品中。在另一應用中，溝槽隔離集成電路用於形成產生高壓的功率因數校正升壓調節器。

技術實現要素：

本公開的一個方面是衰減器設備，包括基板，基板與參考電壓耦合，且衰減器設備具有第一有源器件和第二有源器件。第一有源器件形成在基板的第一有源器件區域中且由第一溝槽隔離結構圍繞；第二有源器件形成在第二有源器件區域中且由第二溝槽隔離結構圍繞。第三溝槽隔離區域介於第一有源器件區域與第二有源器件區域之間以限定基板的第一漂浮區域和第二漂浮區域。在第一有源器件區域與第一漂浮區域之間存在第一電容，在第一漂浮區域與第二漂浮區域之間存在第二電容，而且在第二漂浮區域與第二有源器件區域之間存在第三電容。第一有源器件具有第一工作電壓，第二有源器件具有第二工作電壓。第一工作電壓與第二工作電壓之間的差可小於第一工作電壓與參考電壓之間的差。

在另一方面，衰減器設備包括基板、第一有源器件和第二有源器件。基板與參考電壓耦合。第一有源器件形成在基板的第一有源器件區域中且由第一溝槽隔離結構圍繞；第二有源器件形成在第二有源器件區域中且由 第二溝槽隔離結構圍繞。另外，第三溝槽隔離區域介於第一有源器件區域與第二有源器件區域之間以限定基板的第一漂浮區域和第二漂浮區域。在第一有源器件區域與第一漂浮區域之間存在第一電容，在第一漂浮區域與第二漂浮區域之間存在第二電容，在第二漂浮區域與第二有源器件區域之間存在第三電容。衰減器設備進一步包括隔離阱，隔離阱圍繞第一漂浮區域與第二漂浮區域且通過第三隔離區域與第一漂浮區域和第二漂浮區域分隔開。第一漂浮區域和第二漂浮區域經由第三隔離區域合併。

在第三方面，集成電路包括多個槽隔離溝槽和輔助溝槽。該輔助溝槽界定多個有源器件區域，同時輔助溝槽界定多個漂浮阱。多個有源器件區域和第一漂浮阱被隔離。多個有源器件區域中的每一個由多個有源器件區域中的一個漂浮阱圍繞。集成電路進一步包括被配置為接收第一電位的隔離阱。另外，多個槽隔離溝槽中的每一個均界定多個漂浮阱中的一個漂浮阱的內邊界。輔助構成被圖案化以通過將每個有源器件區域的側壁電容隔離於隔離阱而減小每個有源器件區域的側壁電容。

附圖說明

本文提供了這些圖以及關聯的說明來闡明本發明的具體實施例，而不意在限制。

圖1是根據本文的教導的溝槽隔離集成電路的部分剖面。

圖2A是根據另一實施例的溝槽隔離集成電路的部分剖面。

圖2B是表示根據圖2A的實施例的溝槽隔離集成電路的有源組件和寄生組件的示意圖。

圖3A是表示根據另一實施例的溝槽隔離集成電路的有源組件和寄生組件的示意圖。

圖3B是根據圖3A的實施例的三個電壓節點的電壓波形對時間。

圖4是根據另一實施例的溝槽隔離集成電路的有源組件的示意圖。

圖5是根據本文的教導的使用不具有漂浮阱的一個隔離溝槽區域的集成電路的以及使用具有漂浮阱的兩個隔離溝槽區域的集成電路的以分貝計的增益。

具體實施方式

實施例的下面的詳細說明呈現了本發明的具體實施例的各描述。然而，本發明能夠以權利要求所限定和覆蓋的多種不同方式來具體實施。在本說明中，參考附圖，在附圖中相似的附圖標記可以指示相同或功能上相似的元件。

在現代溝槽隔離集成電路工藝中，當與結隔離工藝相比時，器件電容減小。許多工藝使用貼合晶片來減小器件中的垂直電容。所關心的器件是電晶體，諸如用於形成電路的場效應電晶體(FET)以及雙極結型電晶體(BJT)。器件電容直接影響電路的性能，即帶寬。

當溝槽隔離集成電路使用額外的晶片來形成「手柄」時，則器件電容的垂直成分能夠通過手柄的電阻與地或AC地分隔開。當手柄電阻較大時，垂直電容的效應相比於側壁電容的效應而相對較小。

當大量的器件或電晶體布置成形成電路時，由器件或電晶體之間的橫向電容限定的側壁電容會變得較大。例如，許多電晶體能夠串聯地置於電路分支內以形成多電晶體串聯衰減器。在多電晶體串聯衰減器中，來自每個器件的側壁電容貢獻於總的側壁電容。當該器件通過焊絲連接到外界時，低通濾波器由焊絲的串聯電感和衰減器中的器件的側壁電容而形成。這反過來減小了電路的帶寬。因此，多電晶體串聯衰減器的帶寬會受每個電晶體的側壁電容的總電容影響。

不幸的是，在現代溝槽隔離集成電路工藝中，手柄電阻不與橫向側壁電阻串聯，並且到地或到AC地的總側壁電容會變大，從而顯著降低帶寬和電路性能。因此，存在開發一種使用手柄電阻來改進帶寬的替選方法的需要。

本文提供了用於增強溝槽隔離集成電路中的帶寬的裝置和方法。通過用利用額外溝槽形成的漂浮阱來包圍器件，電容的側壁或橫向成分能夠減小到可接受水平以改進電路帶寬。

圖1是根據本文的教導的溝槽隔離集成電路的部分剖面。部分剖面示出了具有第一有源器件區域118、第二有源器件區域120和第三有源器件 區域122的集成電路基板的部分。在第一有源器件區域118內，第一電晶體Q1能夠利用集成電路(IC)製作工藝來形成。類似地，在第二有源器件區域120內，能夠形成第二電晶體Q2，並且在第三有源器件區域122內，形成第三電晶體Q3。在該情況下，製作工藝是使能形成具有絕緣特性的深溝槽的溝槽隔離IC製作工藝。部分剖面具有第一槽隔離溝槽104、第二槽隔離溝槽106和第三槽隔離溝槽108。第一槽隔離溝槽104界定第一有源器件區域118且電隔離第一電晶體Q1。類似地，第二槽隔離溝槽106界定第二有源器件區域120；第三槽隔離溝槽108界定第三有源器件區域122。

雖然圖1示出了實際的實施例，其中第一至第三電晶體Q1-Q3具有僅一個圍繞的槽隔離溝槽，其中實施例是可能的。例如，除了具有完全圍繞第一有源器件區域118的第一隔離溝槽104之外，第一電晶體Q1可以具有一個或多個的附加圍繞槽隔離溝槽。通過這種方式，第一電晶體可以具有圍繞第一有源器件區域118的雙或多溝槽隔離圖案。本領域技術人員能夠理解具有形成有源區域的一個以上的槽隔離溝槽的概念。

根據本文的教導，輔助溝槽102，不同於槽隔離溝槽，被圖案化從而形成第一漂浮阱112、第二漂浮阱114和第三漂浮阱116。該圖案合併了器件，使得形成漂浮區域。一般地，漂浮阱可以是不具有觸頭的p型或n型矽阱，使得漂浮阱的電位不受外部連接控制。漂浮阱形成不與觸頭或金屬連接連接的電路節點。如圖1所示，第一漂浮阱112圍繞第一有源器件區域118且位於輔助溝槽102與第一槽隔離溝槽104之間。類似地，第二漂浮阱114圍繞第二有源器件區域120且定位在輔助溝槽102與第二槽隔離溝槽106之間；並且第三漂浮阱116圍繞第三有源器件區域122且定位在輔助溝槽102與第三槽隔離溝槽108之間。圍繞輔助溝槽102的是隔離阱100。隔離阱100能夠連接到地或另一電位，取決於隔離阱100的摻雜、n型和p型。觸頭可以在集成工藝步驟期間形成，從而將隔離阱100連接到地或另一電位。

關於圖1，合併後的器件的概念能夠引入被圖案化而形成漂浮區域的輔助溝槽102來定義。不同於雙或多隔離溝槽，輔助溝槽是界定第一漂浮阱112、第二漂浮阱114和第三漂浮阱116的邊界的全連接圖案。

本領域技術人員將理解，合併後的溝槽圖案因此不同於完全圍繞電晶體的雙或多溝槽溝槽隔離圖案。例如，如圖1所示，輔助溝槽102形成圖案，使得其形成第一有源區域118與第二有源區域120之間的邊界。輔助溝槽102還形成第二有源區域120與第三有源區域122之間的邊界。

通過各器件區域形成的寄生電容能夠表示為如圖1繪製的集總電容器。例如，第一有源器件區域118可以具有由第一豎直寄生電容器128表示的對地豎直電容。類似地，第二有源器件區域120可以具有由第二豎直寄生電容器136表示的對地豎直寄生電容；並且第三有源器件區域122可具有由第三豎直寄生電容器144表示的對地豎直寄生電容。

此外，存在還能表示為集總電容器的與溝槽區域相關聯的橫向寄生電容。例如，第一側壁寄生電容器124表示隔離阱100與第一漂浮阱112之間的輔助溝槽102的電容。該表示基於形成隔離阱100與第一漂浮阱112之間的介電物的輔助溝槽102的材料特性。類似地，第二側壁寄生電容器126表示第一漂浮阱112與第一有源器件區域118之間的第一槽隔離溝槽104的電容。而且，通過對稱，第三側壁寄生電容器130表示第一有源器件區域118與第一漂浮阱112之間的第一槽隔離溝槽104的電容。沿著圖1的部分剖面繼續，第四側壁寄生電容器132表示了第一漂浮阱112與第二漂浮阱114之間的輔助溝槽102的電容。第五側壁寄生電容器134表示第二漂浮阱114與第二有源器件區域120之間的第二槽隔離溝槽106的電容。一般地，集總電容器可繪製成表示圖1的部分剖面的每個溝槽段的寄生電容；因此，為了避免重複，其餘的繪製的集總電容被標識如下：第六側壁寄生電容器138，第七側壁寄生電容器140，第八側壁寄生電容器142，第九側壁寄生電容器146，以及第十側壁寄生電容器148。

具有輔助溝槽以及第一漂浮阱112、第二漂浮阱114和第三漂浮阱116能夠有益地藉助串聯連接的側壁寄生電容來改善器件性能。當有源器件區域的電晶體組合在電路分支內時，每個有源器件區域的寄生電容能夠貢獻於總寄生電容。如圖1所示，寄生側壁電容器被串聯地放置，這不僅有益地減小了總寄生電容，而且減小了對AC地的位移電流。其一，串聯連接的電容器減小淨電容。通過示例的方式，具有均等電容C的串聯的兩個電容器展現出C的一半的減小的淨電容。其次，當有源器件區域的信號電壓 類似時，則使寄生側壁電容器串聯通過將側壁電容隔離於AC地而減小了對AC地的寄生位移電流。

雖然圖1的部分剖面示出了溝槽隔離IC具有三個有源器件區域，但是具有更少或更多有源器件區域的其它實施例是可能的。

圖2A是根據另一實施例的溝槽隔離集成電路的部分剖面。部分剖面可以是圖1的部分剖面的實施例，提供了更多關於阱擴散型、p型或n型以及有源器件區域電晶體類型，即BJT或CMOS電晶體的細節。而且，在圖2A中，阱擴散被顯示為p型。例如，隔離阱100是p型。第一漂浮阱112、第二漂浮阱114和第三漂浮阱116是p型。而且，第一有源器件區域118、第二有源器件區域120和第三有源器件區域122具有p型阱。雖然圖2A的實施例顯示了具有p型阱的實施例，但是其它實施例是可能的。例如，隔離阱可以是n型。此外，本領域普通技術人員能夠理解，具有不同擴散型，p型或n型的不同電晶體是可能的。

在圖2A中，每個有源器件區域均包含NMOS電晶體。在第一有源器件區域118內，第一NMOS電晶體Q1具有帶源極觸頭S1 202的N+擴散源極208以及帶漏極觸頭D1 206的N+擴散漏極210。N+擴散源極208和N+擴散漏極210擴散到形成第一NMOS電晶體Q1的主體的p型阱中。還擴散到p型阱中的是帶主體觸頭B1 201的P+擴散207。柵極觸頭G1 204提供了到第一NMOS電晶體Q1的柵極的連接。類似地，在第二有源器件區域120內，第二NMOS電晶體Q2由在形成具有P+擴散217的主體的p型阱內的N+擴散源極218和N+擴散漏極220形成。第二NMOS電晶體Q2也具有源極觸頭S2 212、柵極觸頭G2 214、漏極觸頭D2 216和主體觸頭B2 211。並且，在第三有源器件區域122內，第三NMOS電晶體Q3由在形成具有P+擴散227的主體的p型阱內的N+擴散源極228和N+擴散漏極230形成。第三NMOS電晶體Q3也具有源極觸頭S3 222、柵極觸頭G3 224、漏極觸頭D3 226和主體觸頭B3 221。

在圖2A的實施例中，第一漂浮阱112、第二漂浮阱114和第三漂浮阱116能夠在無觸頭和金屬化的情況來加工。另一方面，隔離阱100可以具有實現到地或到第一電位的電連接的觸頭。在圖2A中，隔離阱100具有具有第一基板觸頭SUB1 262的P+擴散區域260以及具有第二基板觸頭 SUB2 266的P+擴散區域264。第一基板觸頭SUB1 262和第二基板觸頭SUB2 266能夠連接到地或DC電位。另外，雖然圖2A示出了隔離阱100具有第一基板觸頭SUB1 262和第二基板觸頭SUB2 266，其它構造是可能的，並且隔離阱100可以具有更少或更多的基板觸頭。

類似於圖1，圖2A的部分剖面示出了溝槽隔離IC具有含NMOS電晶體的三個有源器件區域；然而，具有更多或更少有源器件區域的實施例是可能的。此外，能夠加工包括NPN BJT電晶體、PNP BJT電晶體或PMOS電晶體的其它電晶體類型，而不是NMOS電晶體。另外，阱擴散可以是n型，隔離阱100可以連接到DC電位，而不是地。

圖2B是根據圖2A的實施例表示溝槽隔離集成電路的的有源組件和寄生組件的示意圖。圖2B的溝槽隔離IC能夠表示圖2A的溝槽隔離IC的示意圖，其中第一NMOS 242、第二NMOS 244和第三NMOS 246分別對應於圖2A的第一NMOS Q1、第二NMOS Q2和第三NMOS Q3。圖2B示出了NMOS電晶體串聯連接而使得第一NMOS電晶體242的漏極觸頭D1電連接到第二NMOS電晶體244的源極觸頭S2並且使得第二NMOS電晶體244的漏極觸頭D2電連接到第三NMOS 246電晶體的源極觸頭S3。

在圖2B中，電阻器252電連接在主體觸頭B1與地之間。類似地，電阻器254電連接在主體觸頭B2與地之間；並且電阻器256電連接在主體觸頭B3與地之間。電阻器252、電阻器254和電阻器256在外部且起作用以將地電位施加到它們相應的主體觸頭。例如，電阻器252提供從地到主體觸頭B1的地電位。此外，第一基板觸頭SUB1和第二基板觸頭SUB2電連接到地。第一源極-主體電容器CS1表示源極觸頭S1與主體觸頭B1之間的寄生電容，而第一漏極-主體電容器CD1表示漏極觸頭D1與主體觸頭B1之間的寄生電容。類似地，第二源極-主體電容器CS2表示源極觸頭S2與主體觸頭B2之間的寄生電容，而第二漏極-主體電容器CD2表示漏極觸頭D2與主體觸頭B2之間的寄生電容。最後，第三源極-主體電容器CS3表示源極觸頭S3與主體觸頭B3之間的寄生電容，而第三漏極-主體電容器CD3表示漏極觸頭D3與主體觸頭B3之間的寄生電容。

在圖2B的實施例中，電阻器252-256可以具有高值，諸如1兆歐，從而提供高電阻主體連接。本領域普通技術人員能夠理解，其它實施例是 可能的，取決於在製作集成電路時所使用的晶片貼合的類型。例如，電阻器252-256能夠被排除，取決於晶片貼合的類型。在一些實施例中，大的寄生主體電阻能夠存在且能夠與基板或手柄和主體阱之間的寄生電容相接觸。

因為第一基板觸頭SUB1和第二基板觸頭SUB2連接到地，表示與隔離阱100相關聯的電容的第一側壁電容器124和第十側壁電容器148接地。使得第一NMOS 242、第二NMOS 244和第三NMOS 246串聯地布置使得第一側壁電容器124至第十側壁電容器148串聯地布置。

另外，設有不接地的漂浮阱將其餘的側壁電容器節點隔離於隔離阱100；因此，其餘的側壁電容器節點隔離於地。除了第一側壁電容器124和第十側壁電容器148的地連接之外，其餘的側壁電容器布置成與通過漂浮阱以及通過電阻器252、電阻器254和電阻器256隔離於地的節點串聯地布置。當電阻器252、電阻器254和電阻器256具有相對高的阻抗時，則主體連接B1、B2和B3能夠相對隔離於地。通過這種方式，從第一NMOS242、第二NMOS 244和第三NMOS 246耦合的信號能夠有益地隔離於地。通過隔離於地電位，從第一NMOS 242、第二NMOS 244和第三NMOS 246耦合的信號能夠以相對低的損耗傳播到地。

另外，因為第一NMOS 242、第二NMOS 244和第三NMOS 246串聯地布置，所以位於串聯布置內的信號能夠具有相似的波形。例如，從第一NMOS 242耦合的信號將具有與從第二NMOS 244耦合的信號相似的波形。這又能夠減小與第一至第十側壁電容器124-148相關聯的位移電流。

而且，在使用諸如PMOS的有源器件和/或具有帶n型摻雜的隔離阱的實施例中，除了地之外的DC電位能夠連接到隔離阱100。在該情況下，DC電位能夠表示AC地，並且將側壁電容隔離於AC地的益處能夠等同於將側壁電容隔離於地的益處。

圖3A是根據另一實施例的表示溝槽隔離集成電路的有源組件和寄生組件的示意圖。圖3A能夠表示在控制節點處以柵極控制電壓VCNT操作且在源極觸頭S1處接收輸入信號VSIG的圖2B的應用。第一柵極電阻器302電連接在柵極觸頭G1與控制節點之間。第二柵極電阻器304電連接在柵極觸頭G2與控制節點之間，並且第三柵極電阻器306電連接在柵極觸頭 G3與控制節點之間。

圖3B是根據圖3A的實施例的用於三個電壓節點的電壓波形對時間。柵極控制電壓VCNT能夠是模擬電壓或數字電壓。當柵極控制電壓VCNT施加邏輯低和邏輯高之間的數字或模擬電壓時，輸入信號VSIG通過第一NMOS 242、第二NMOS 244和第三NMOS 246沿著從源極觸頭S1到漏極觸頭D3的分支傳播。圖3B示出了在源極觸頭S1與漏極觸頭D3之間的不同點處的波形。此處，電壓VA波形能夠表示漏極觸頭D1處的電壓信號。電壓VB波形能夠表示漏極觸頭D2處的電壓信號，並且電壓VC波形能夠表示漏極觸頭D3處的電壓信號。電壓VA波形能夠經由第一漏極-主體電容器CD1耦合到主體觸頭B1。類似地，電壓VB能夠經由第二漏極-主體電容器CD2耦合到主體觸頭B2，並且電壓VC能夠經由第三漏極-主體電容器CD3耦合到主體觸頭B3。

有益地，側壁電容器的位移電流能夠相對低，因為電壓波形VA-VC具有類似的電壓擺動。例如，主體觸頭B1與主體觸頭B2之間的電壓差可以與電壓波形VA與電壓波形VB之間的電壓差有關。因為這些波形具有小的差分值，所以跨側壁電容器130、側壁電容器132和側壁電容器134的串聯布置的位移電流可以相對較小。因此，當有源器件以如上所示的方式組合而使得信號具有跨側壁電容器的小的差分電壓變化時，位移電流的額外減小能夠通過漂浮阱來實現。

圖4是根據另一實施例的溝槽隔離集成電路的有源組件的示意圖。該實施例示出了有源器件的布置，其受益於使用諸如圖2A所示的漂浮阱。圖4是具有串聯地布置在輸入IN與輸出OUT之間的第一多個NMOS器件402-412的T型衰減器。T形成有在中央節點與地之間的第二多個NMOS器件414-416。中央節點由NMOS 406、NMOS 414和NMOS 408的連接而形成。當第一多個NMOS器件402-412和第二多個NMOS器件414-416利用圖2A的技術布置在集成電路中時，則從輸入IN到輸出OUT的信號能夠以相對低的位移電流損耗而傳播。位移電流由於如上文關於圖2A和圖3A所論述的原因而減小。其一，通過具有串聯布置來減小側壁電容。其次，側壁電容器隔離於地。第三，器件布置的信號提供了跨側壁電容器的相對較小的電壓變化，從而引起相對小的位移電流。

雖然圖4示出了T型衰減器的實施例，但是其它電路實施例是可能的。例如，不形成T型衰減器，有源器件能夠用於形成其它衰減器類型。其它衰減器類型可以包括pi型，橋接T型或混合pi型。而且，本領域普通技術人員將理解，NMOS器件能夠由PMOS器件來取代而實現衰減器和電路的PMOS實施例。

圖5是根據本文的教導使用不具有漂浮阱502的一個隔離溝槽區域的集成電路和使用具有漂浮阱504的兩個隔離溝槽區域的集成電路的以分貝計的增益。在比較使用不具有漂浮阱502的一個隔離溝槽區域的集成電路和使用具有漂浮阱504的溝槽區域的集成電路時，實驗衰減設置被固定；並且在兩種情況下，使用不具有漂浮阱502的一個隔離溝槽區域以及使用具有漂浮阱504的兩個隔離溝槽區域，布置到T衰減器中的有源器件諸如圖4所示。較高帶寬的期望目標是在使用具有漂浮阱504的兩個隔離溝槽區域的情況下實現的。這對應於具有類似圖2A的布置的有源器件，並且與使用不具有漂浮阱502的一個隔離溝槽區域的情況相比，減小側壁電容、類似的電壓擺動和隔離於地的益處允許帶寬進一步延展。

應用

採用上述具有漂浮阱的溝槽隔離有源器件的設備能夠實現到各種電子設備中。電子設備的示例可以包括但不限於消費電子產品、消費電子產品的零件、電子測試裝備等。電子設備的示例還可以包括光學網絡或其它通信網絡的電路。消費電子產品可以包括，但不限於，汽車、攝像錄像機、照相機、數位照相機、可攜式記憶晶片、洗衣機、乾燥機、洗衣機/乾燥機、複印件、傳真機、掃描儀、多功能外圍設備等。此外，電子設備可以包括非成品，包括那些用於工業、醫療和汽車應用的非成品。

前面的說明書和權利要求可能提到元件或特徵「連接」或「耦合」在一起。如本文所使用的，除非上下文明確說明，否則「連接」意指一個元件/特徵直接或間接地連接到另一元件/特徵，而不一定是機械地。同樣，除非明確說明，否則，「耦合」意指一個元件/特徵直接或間接地耦合到另一元件/特徵，而不一定是機械地。因此，雖然圖中所示的各個示意圖描繪了元件和組件的示例布置，但是額外的中間元件、器件、特徵或組件能夠 存在於實際的實施例中(假設描繪的電路的功能不會受到不利影響)。

雖然已經根據一些實施例描述了本發明，但是對於本領域技術人員而言顯而易見的其它實施例，包括那些未提供本文闡述的全部特徵和優點的實施例，同樣在本發明的範圍內。而且，上述的各個實施例能夠組合以提供另外的實施例。另外，在一個實施例的上下文中所顯示的一些特徵同樣能夠併入其它實施例中。因此，本發明的範圍僅參考隨附的權利要求書來限定。