地址解碼器故障的檢測的製作方法
2023-08-09 23:25:21 2
專利名稱：地址解碼器故障的檢測的製作方法
技術領域：
本發明涉及數據處理系統的領域。更具體地，本發明涉及當存取存
儲器單元陣列時對使用的地址解碼器內的故障(fault)的檢測。
背景技術：
已知技術提供包括一個或多個存儲器單元陣列的存儲器，每個存儲 器單元陣列具有地址解碼器，其用於解碼輸入地址以便產生字線信號，
以存取在該陣列內的一行存儲器單元。隨著工藝幾何尺度趨於更小尺 寸、且操作電壓更低，在此存儲器內發生軟錯誤和/或硬錯誤可能性增 大，例如帶電粒子撞擊引起破壞(disruption)而改變儲存在存儲器中 的位(比特)值，或門控失效(ga te f a i 1 i ng)從而毀壞所涉及的數據值。 某些存儲器裝置可用於臨界環境，在此環境下數據的完整性非常重要。 為了有助於減少與數據毀壞相關的問題，已知的是提供儲存在存儲器中 與數據相關聯的錯誤校正碼(ECC)。這些錯誤校正碼允許檢測儲存的位 值中的錯誤，並校正該位值。依據所用的特定錯誤校正碼方案，有可能 使用關聯的錯誤校正碼校正位錯誤，但錯誤校正碼所需的儲存量將隨其 能夠校正的最大位錯誤數而增加。由於除了所關心的數據外還需要儲存 這些錯誤校正碼，這些錯誤校正碼存儲器會消耗更大的電路面積。在成 本、功耗及效率方面，此額外開銷是不利的，但當數據的完整性非常重 要且必需一定程度的故障容許度(fault tolerance)時(例如，在安 全臨界系統中，諸如汽車防死鎖剎車系統(anti - lock break system)), 此額外開銷變得合理。
存儲器可引起的另 一更微妙問題涉及地址解碼器的正確操作。在地 址解碼器可引起軟或硬錯誤使得輸入地址信號^^解碼，但用作產生到存
儲器單元錯誤行的字線信號，且隨後返回來自該存儲器單元錯誤行的數 據，就像數椐來自存儲器單元的正確行一樣。數據本身將匹配其錯誤校 正碼值，且因而將不會被^r測為錯誤。在安全臨界系統內，在地址解碼 器操作中的這樣一種錯誤可能具有嚴重後果。處理在地址解碼器內的這 樣錯誤的提議是，將數據和錯誤校正碼分離為存儲器的不同部分，每一
部分具有它們自己的地址解碼器，從而通過不同的地址解碼器單獨地譯 碼輸入地址，以存取數據值及用於那些數據值的錯誤校正碼。因而，如 果在任一地址解碼器中發生錯誤，則錯誤校正碼將不匹配數據值，且有 可能檢測到錯誤。
儘管在表面上看來，這是有吸引力的提議，但在現實生活中它有顯 著的不利條件。與必須提供第二地址解碼器相關聯的面積開銷相當顯著 且不利。此外，錯誤校正碼主要地旨在檢測和校正在錯誤校正碼所涵蓋 的、數據值內的一個或兩個單個位錯誤。在地址解碼器功能失靈的情況 下，數據值很有可能完全不同於那些意在由錯誤校正碼涵蓋的數據值， 因而超過了錯誤校正碼校正那些錯誤的任何能力，且在某些情況產生一 虛假結果，其中錯誤校正碼碰巧恰好匹配由於該地址解碼器故障而恢復
的完全不同的數據。例如，在高達25%的情況下，糾一檢二(single error correct double error detect, SEC-DED)碼可能無法4企測地址解碼器鋂^ 誤。在某些應用中，此潛在錯誤水平可能是不可接受的。
發明內容
從一方面看來，本發明提供一種存儲器，其包括 存儲器單元陣列；
地址解碼器，其響應於輸入地址以產生字線信號，以便能夠存取在 所述陣列內的一行存儲器單元，所述字線信號也使得能實現地址識別數 據的讀取，所述地址識別數據與所述行相關聯並指示所述行的地址；及
解碼器故障檢測電路，其響應於所述輸入地址和所述地址識別數 據，以在如果使用所述字線信號存取的所述行的所述地址識別數據不匹 配所述輸入地址時，檢測錯誤的地址解碼器操作。
本發明認識到，由地址解碼器產生的、以在存儲器陣列存儲器取一 行數據值的字線信號，也可用於存取指示該行存儲器單元的地址的數據 值。因而，所返回的數據將包含數據值本身、和指示那些數據值的地址 的數據。然後可將指示那些數據值的地址的數據與提供給地址解碼器的 輸入地址比較，且其間的任何不匹配可用於檢測地址解碼器中的錯誤。 由於與存儲器單元各行關聯的地址是靜態的，識別地址的數據能以相對 有效的方式儲存，以降低與其儲存相關聯的開銷。
儘管不同行存儲器單元有可能共享公共數椐識別地址值，以便降低200810145501.3
說明書第3/10頁
需要在識別地址值的數據中提供的位數量，這種布置將意味著在少數情 況下地址解碼器故障可能碰巧存取正好具有正確地址識別數據的不正 確行的存儲器單元。如果每行存儲器單元具有不同的與其關聯的地址識 別數據，則可避免這種可能性。
地址識別數據可採用各種不同形式，諸如作為在該輸入地址上執行 的散列函數的結果。另一可能性是由輸入地址的一個或多個那些位形成 地址識別數據，其可隨存儲器陣列的不同行而改變。無須使用存儲器陣 列所有行公共的高階位，且類似地無須使用對應於一行存儲器單元內不 同位置的低階位。如果需要每行存儲器單元的唯一地址識別數據，則這 可由在輸入地址內隨不同行存儲器單元而改變的所有位形成。
可以按各種不同方式儲存地址識別數據。其可實體上獨立於儲存數 據值的存儲器單元儲存，只要該字線信號用於至少觸發數據值及地址識 別數據的存取。然而在實踐中，以可編程存儲器單元或只讀存儲器單元 的形式與所涉及的存儲器單元行緊密關聯來儲存該地址識別數據，將很 有可能是可能更有效且方便的。
只讀存儲器單元可比可編程存儲器單元更小和更有效，其降低了與
該目前技術關聯的額外開銷，但具有以下缺點它需要較高程度的定製 設計，且不太適於使用現有存儲器編譯器工具自動生成。當可編程存儲 器單元用於儲存地址識別數據時，最好這些存儲器單元應該以不使用為 其提供故障保護的地址解碼器的方式、用地址識別數據來編程。如果使 用受保護的地址解碼器，則有可能其操作錯誤可以導致不正確的地址識 別數據被編程至一行存儲器單元中，且不能正確地識別不正確的操作。 在某些具體實施例中，地址識別數據可通過單獨的編程電路(編程電路 獨立於地址解碼器操作)和/或通過處理過程而編程，該處理過程在存 儲器的初始化時在已執行測試以確認該地址解碼器的正確操作之前或 之後操作(即，與測試相關聯)，該測試諸如在系統啟動時執行的BIST (內建自檢(built in self test))操作。
如上所述，存儲器可配備錯誤校正碼，其用於檢測在儲存於其中的 數據值內的錯誤，且提供設施以用於校正少量這種錯誤。這樣的技術可 與儲存各行存儲器單元的地址識別數據的本技術組合協同使用。因而， 錯誤校正碼為儲存的數據值提供保護，且地址識別數據提供保護以確保 響應於輸入地址而存取正確數據。組合使用的這些技術提供高度容錯且
魯棒的存儲器系統。
應了解，應用本技術的存儲器可採用各種各樣範圍廣泛的不同形 式。例如，其可以是高速緩存或隨機存取存儲器的一部分以及其它不同 形式的存儲器。存儲器可以是編譯存儲器，其中通過調整用於存儲器的編譯參數，提供儲存地址識別數據的額外存儲器單元。
存儲器可提供於一分立集成電路上，但4艮有可能形成為與其它電路
元件組合的片上系統(SoC)集成電路的一部分。
從另一方面看來，本發明提供一種存儲器，其包括存儲器單元陣列；
地址解碼器裝置，用於響應於輸入地址而產生字線信號，以使能夠 存取所述陣列內的一行存儲器單元，所述字線信號也使得能實現讀取地 址識別數據，所述地址識別數據與所述行相關聯且指示所述行的地址； 和
解碼器故障檢測裝置，其在如果使用所述字線信號存取的所述行的 所述地址識別數據不匹配所述輸入地址時，用於響應於所述輸入地址和 所述地址識別數據來檢測錯誤的地址解碼器操作。
從又一方面看來，本發明提供一種操作具有存儲器單元的陣列的存 儲器的方法，所述方法包括以下步驟
解碼輸入地址以產生字線信號，以使能夠存取所述陣列內的一行存 儲器單元，所述字線信號也使得能實現讀取地址識別數據，所述地址識 別數據與所述相關聯且指示所述行的地址；和
如果使用該字線信號存取的所述行的地址識別數據不匹配輸入地 址，則檢測錯誤解碼。
從下行結合附圖閱讀的對示意性具體實施例的詳細說明，本發明以 上及其它目標、特徵及優點將顯而易見。
圖l示意性圖解說明存儲器，其併入了一機構以用於檢測地址解碼 器中的故障；
圖2示意性圖解說明，當沒有故障存在於地址解碼器中時、圖1的 存儲器的操作；
圖3示意性圖解說明作，當故障存在於地址解碼器中時圖1的存儲
器的操作；
圖4是圖解說明了隨著在具有1024行的64位寬隨機存取存儲器內 的、被分配用於儲存該地址識別數據的位數量，而檢測率和面積的變化 的數據表；
圖5比較用於8kB 64位寬存儲器的各種地址解碼器故障檢測方案； 圖6圖解說明存儲器的第二具體實施例，其具有一機構以用於檢測
地址解碼器中的錯誤；
圖7圖解說明存儲器地址及該存儲器地址內的那些位，它們選擇了
存儲器陣列內的行；
圖8是示意性圖解說明圖6的存儲器的操作的流程圖；和
圖9是示意性圖解說明併入了若干存儲器的片上系統集成電路存儲
器的圖表，所述存儲器可使用上述地址解碼器故障檢測技術。
具體實施例方式
圖1圖解說明存儲器2，其包括存儲器單元陣列4 (未圖示，但可 具有隨機存取(RAM)存儲器單元的標準形式之一)、地址解碼器6、儲存 地址識別數據的只讀存儲器(ROM)陣列8及故障檢測電路10。在操作 中，在地址總線12上提供輸入地址，且通過地址解碼器6對其解碼。 在本實例中，該地址是4位地址，其允許對應的字線信號WL選擇陣列4 內16個不同存儲器單元行之一。當選定該尋址的存儲器單元行時，然 後其中的數據值可依據執行的特定操作以標準方式被讀取或寫入。
與陣列4內的每一行存儲器單元相關聯的是儲存在只讀存儲器陣列 8內的4位地址識別數據。對於陣列4內的每一行存儲器單元，存在一 組4位地址識別數據。例如，單獨的地址識別數據項(entry)可以是 簡單的4位數字，其範圍介於0與15之間，分別標示陣列4內存儲器 單元的不同對應行。當通過地址解碼器16產生字線信號WL時，然後將 其用於提供對陣列4內各行存儲器單元中一行的存取，且也將其傳遞至 該只讀存儲器陣列8，在此其觸發該存儲器行的該地址識別數據(標記) 的讀取操作，將該地址識別數據傳遞至該故障檢測電路10。在該故障檢 測電路IO內，為了產生的字線信號WL正存取的該行存儲器單元而從只 讀存儲器陣列8讀取的地址識別數據，與地址總線12上的4位地址相 比較。如果它們匹配，則已存取正確的存儲器單元行。如果它們不匹配， 則已存取錯誤的存儲器單元行，且地址解碼器6存在錯誤。
圖2圖解說明圖1的存儲器的操作，其讀取該陣列4內的第四行存 儲器單元14。此行存儲器單元14對應於地址(0011),且在本實例中， 地址解碼器6正確產生適當字線信號WL,並致^f吏從存儲器行14讀取，
儲存於只讀存儲器陣列8內的地址識別位(標記)為"oon"。輸入地 址"ooir，通過該故障檢測電路io與讀取地址識別數據"ooir，相比較， 且檢測到匹配，指示已存取正確的存儲器單元行。
圖3圖解說明圖1的存儲器，但在此情況下地址解碼器6內存在錯 誤。提供在圖2的實例中被輸入的相同輸入地址信號"0011"作為在圖3 中到地址解碼器6的輸入。然而，在本實例中，地址解碼器6內的錯誤 (無論軟錯誤或硬錯誤)導致產生錯誤的字線信號WL，其錯誤地存取陣 列4內的第三行存儲器單元16。該字線信號WL也被傳遞到只讀存儲器 陣列8，其中笫三行16的地址識別數椐儲存為"0010"。當讀作"0010"
的該地址識別數據通過該故障檢測電路io與該輸入地址"ooir，相比較
時，檢測到不匹配，且產生信號，指示在該地址解碼器6的操作內存在錯誤。
當在該地址解碼器6中檢測到錯誤時，可執行各種錯誤恢復操作。 可簡單地中止存儲器存取，然後再次嘗試。這將;f艮可能處理由於顆粒撞 擊的軟錯誤，因為這樣的顆粒撞擊對產生地址解碼器的錯誤操作的影響 將很可能是臨時的，且將不會影響後續的存儲器存取。硬(永久性或半 永久性)錯誤將很可能持久，且相應地當重試存儲器存取時，如果再次 失敗，則可嘗試更強的恢復策略，諸如系統復位(reset )或禁止該系 統，並指示故障被傳遞到別處。
應了解，地址識別數據內的位的數量可改變。在地址識別數據內為 每一行存儲器單元提供的位數量越大，則越有可能唯一地識別出各個 行。例如，如果單個位專用於該地址識別數據，則這僅可用於區別在陣 列4內的奇數號行及偶數號行。就所產生的字線信號WL是否正確地存 取奇數或偶數行而言，地址解碼器6中的錯誤將很可能在僅約一半時間 導致不匹配，且相應地該錯誤檢測率將很可能僅為約50%。
在圖4的數據表中所涉及實例存儲器中，存儲器行每行長度均為64 位，且在陣列4中存在1024行。這對應於8kB存儲器。陣列4中有1024 行，這需要10位數字來唯一地識別每一行。因此，隨著可用作地址識
別數據的位數量朝十增加，則對地址解碼器6的操作中錯誤的錯誤檢測 率將上升，直至當提供完整的10位地址識別數據標記時，則各個行可 被唯一識別，且行的錯誤存取實質上始終被識別。然而，當每一行的地 址識別數據的位數量增加時，與提供此額外儲存容量相關聯的開銷也隨 之增加。這指示於圖4中。如果只讀存儲器陣列8用於儲存地址識別數 據，則這由只讀存儲器單元形成，其可小於隨機存取存儲器單元，從而 減少與儲存地址識別數據相關聯的面積開銷。由於地址識別數據並非動 態數據，而是針對所涉及存儲器的特定形式而固定的，地址識別數據可 被儲存在只讀存儲器陣列8中，因為其無須變更。然而，在某些情況可 能難以提供與隨機存取存儲器陣列4組合的只讀存儲器陣列8,相應地 該地址識別數據可儲存在隨機存取存儲器單元(可編程存儲器單元)內。
然而，、:先前提議"使用^獨地址解碼、器單:儲存錯誤校正碼及數椐值 的方法相比較，對於既定水平的額外開銷，本方法仍然存在可更可靠檢 測錯誤的優勢。
圖5是圖解說明當不同方案應用於如關於圖4所討論的8kB存儲器 時，與面積開銷的增加相比較，所實現的錯誤檢測覆蓋程度的變化圖。 該先前提議的為數據值及錯誤校正碼提供不同地址解碼器的方法的效 能通過圖5中的三角形顯示的點指示。當對地址識別數據使用預先編程 的存儲器單元(只讀存儲器)時故障檢測覆蓋隨面積增加的變化在圖5 中用圓形標記出的點指示。將可見，當為1024行陣列4內的每一行存 儲器單元提供完整10位地址識別值時，所實現的效能實質上收斂 (converge)為100%。當隨機存取存儲器單元用於地址識別數據時，在 檢測覆蓋及面積增加上的變化通過圖5內中標記為方形的點展示。儘管 在此情況下該折衷方案不如只讀存儲器單元良好，其效能仍然優於通過 先前提議的重複的(duplicate)址解碼器技術提供的效能。
圖6圖解說明存儲器18的第二具體實施例。在本實例中，輸入地 址被提供到地址解碼器20且也提供到解碼器故障檢測電路22。該地址 識別數據儲存在由可編程存儲器單元形成的隨機存取存儲器陣列24內。 地址識別數據通過編程器電路26在存儲器/系統的初始化時編程到此隨 機存取存儲器陣列24中。編程器電路26直接對隨機存取存儲器24編 程，而無須使用地址解碼器20，且寫入每一存儲器行的地址識別數據項
的次序。或者，該編程器電路26可響應於指示出存儲器18已於初始化 時通過內建自檢(built-in-self-test，BIST)的信號，指示地址解碼器 20正確操作，且在此情形下，該編程器電路26可使用地址解碼器20以 存取在隨機存取存儲器陣列24內的適當行，和在其中寫入匹配的地址 識別數據。'
也圖解說明於圖6中，在數據陣列28的每一行存儲器單元內存在 錯誤校正碼數據(ECC)。此錯誤校正碼數據用於為儲存於所涉及的存儲 器單元行中的數據值提供故障檢測及故障校正。應了解，錯誤校正碼提 供關於數據值的故障檢測及錯誤校正，且地址識別數據提供關於響應於 既定輸入地址而正被存取的正確存儲器行的故障檢測。這些技術相互互 補及協同。
如前所述，輸入地址在解碼器錯誤檢測電路22內與地址識別數據 相比較。在本實例中，地址識別數椐可為散列(hash)數據，其表示對於 輸入地址執行的散列運算的結果，其正確地對應於該存儲器單元行。這 樣的散列數據可比完整地址更緊湊，或為完整地址的相關部分。如果涉 及這樣的散列運算，則提供至解碼器錯誤檢測電路22的輸入地址也將 經過相同的散列運算，然後將該散列運算的結果與為了正從隨機存取存 儲器陣列24存取的存儲器行而檢索(retrieve)的地址識別數據(散 列數據)相比較。不匹配指示了解碼器故障。應了解，所執行的散列運 算可採用各種各樣範圍廣泛的不同形式。
圖7圖解說明了用於存取存儲器2的存儲器地址。本技術領域人員 應了解，這樣的存儲器地址將包含高階位30,其用於有效地從其它存儲 器中選擇存儲器2，其它存儲器可在所涉及系統的整體存儲器地址空間 內提供。低階地址部分32對應於儲存在存儲器單元的既定行內的不同 字節的數據。在64位存儲器行的情況中，這將儲存8位元組的數據，且 相應地存儲器地址的低階部分32的長度將為3位。存儲器地址的中階 部分34是選擇將在存儲器2內存取存儲器單元14、 16的哪一行的部分。 正是在此中階部分34之內的地址位將隨該存儲器陣列的不同行而改變， 且相應地可用於與地址識別數據相比較。可僅比較此中階(行選擇)部 分34的各位的一部分，但當所有此中階部分34與地址識別數據相比較 時，將實現更大的檢測覆蓋。
圖8是示意性圖解說明圖6的存儲器的操作的流程圖。在步驟36
處，存儲器等待接收輸入地址。在步驟38處，該輸入地址被解碼以產 生字線信號WL。在步驟40處，使用字線信號WL存取陣列28內的一行 存儲器單元。在步驟42處，使用步驟38中產生的相同字線信號WL讀 取陣列24內的地址識別數據的字(word)。在步驟44處，輸入地址在 解碼器故障檢測電路22內經過散列運算以產生散列結果。在步驟46處， 將在步驟44從輸入地址產生的散列結果與步驟42中讀取自隨機存取存 儲器陣列24的地址識別數據相比較。在步驟48處，判定步驟46中是 否存在匹配。如果不存在匹配，則步驟50產生解碼器錯誤檢測信號。 如果存在匹配，則繞過步驟50且該處理過程終止。
圖9示意性圖解說明本發明可用於的類型的片上系統 (system-on-chip, SoC)集成電路52。將可見，片上系統集成電路52含 有許多不同組件及多個存儲器。在本實例中，該片上系統集成電路52 包含處理器核心54、高速緩存56、隨機存取存儲器58、只讀存儲器60、 數位訊號處理器62及直接存儲器存取單元64。這些元件通過總線/互連 66連接在一起。此片上系統集成電路52內的各種存儲器56、 58、 60可 單獨配備如先前討論的用於識別地址解碼器故障的機構。可能這些存儲 器中的某些更易於出現硬/軟錯誤，且相應地使用本技術可更適合於這 些元件中的某些元件、而非其它元件。例如，高速緩存56將通常由大 型快速門控(gate)形成，與形成該隨機存取存儲器58的小型高密度 門控相比，更少可能發生軟錯誤。在此情形中，可能期望在隨機存取存 儲器58內而非高速緩存56內為地址解碼器提供故障檢測機構。然而， 在高度安全臨界的系統中，可為基於片上系統集成電路52上的所有存 儲器56、 58、 60提供上述地址解碼器故障檢測技術。
儘管本文已經參考附圖詳細說明了本發明的示意性具體實施例，但 應了解，本發明並不限於那些精確的實施例，且本領域技術人員可實施 各種變更及修改，而不離開所附權利要求限定的本發明範疇與精神。
附圖標記 2存儲器
4存儲器單元陣列
6地址解碼
8隻讀存儲器陣列
10 故障檢測
12 地址總線
14 第四行存儲器單元
16 地址解碼器
18 存儲器
20 地址解碼器
22 解碼器故障檢測電路
24 地址識別數據
26 編程器電路
28 數據陣列
30 高階位
32 低階地址部分
34 中階部分
52 片上系統集成電路
54 處理器核心
58 隨機存取存儲器
56 高速緩存
60 只讀存儲器
62 數位訊號處理器
64 直接存儲器存取單元
66 總線/互連。
權利要求
1.一種存儲器，其包括存儲器單元陣列；地址解碼器，其響應於輸入地址以產生字線信號，以便能夠存取在所述陣列內的存儲器單元行，所述字線信號也使得能實現讀取地址識別數據，所述地址識別數據與所述行相關聯且指示該行的地址；和解碼器故障檢測電路，其響應於所述輸入地址及所述地址識別數據，以在如果使用所述字線信號存取的所述行的地址識別數據不匹配所述輸入地址時，檢測不正確的地址解碼器操作。
2. 如權利要求1所述的存儲器，其中在所述陣列內的每一行存儲 器單元具有與其相關聯的不同地址識別數據。
3. 如權利要求1所述的存儲器，其中所述地址識別數據包括所述 輸入地址的那些位中的一個或多個，在所述陣列內尋址存儲器單元的不 同行時所述輸入地址改變。
4. 如權利要求3所述的存儲器，其中所述地址識別數據包括所述 輸入地址的所有那些位，在所述陣列內尋址存儲器單元的不同行時所述 輸入地址改變。
5. 如權利要求1所述的存儲器，其中所述地址識別數據是通過對所述行的地址執行的散列函數運算而 給定；及所述解碼器故障檢測電路對所述輸入地址執行所述散列函數運算， 以產生輸入地址散列結果，且比較所述輸入地址散列結果與所述地址識 別數據，以檢測所述地址識別數據是否匹配所述輸入地址。
6. 如權利要求1所述的存儲器，其中所述地址識別數據儲存在一 個或多個可編程存儲器單元內，該可編程存儲器單元與所述陣列相關 聯、且使用所述字線信號為所述行觸發讀取存取，且在所述地址識別數據儲存於其中之後禁止寫入存取所述一個或多個可編程存儲器單元。
7. 如權利要求6所述的存儲器，其中使用編程電路且獨立於所述 地址解碼器，用所述地址識別數據對所述一個或多個可進一步編程的存 儲器單元編程。
8. 如權利要求6所述的存儲器，其中所述一個或多個可進一步編 程的存儲器單元使用所述地址識別數據在存儲器初始化時被編程，且與對所述地址解碼器的正確操作敏感的存儲器測試相關聯。
9. 如權利要求1所述的存儲器，其中所述地址識別數據儲存在與 所述陣列相關聯的一個或多個預編程只讀存儲器單元內，且使用所述字 線信號為所述行觸發讀取存取。
10. 如權利要求1所述的存儲器，其中所述存儲器單元行具有與其 關聯的錯誤校正碼數據，錯誤校正碼電路響應於針對行的所述錯誤校正 碼數據，以檢測及校正儲存在所述行內的數據值之中的至少某些錯誤。
11. 如權利要求l所述的存儲器，其中所述存儲器是高速緩存的至 少一部分。
12. 如權利要求l所述的存儲器，其中所述存儲器是隨機存取存儲 器的至少一部分。
13. 如權利要求l所述的存儲器，其中所述存儲器是編譯存儲器， 且所述地址識別數椐儲存在所述行內的額外存儲器單元之中。
14. 如權利要求1所述的存儲器，其中所述存儲器是片上系統集成 電路的一部分。
15. —種存儲器，包括 存儲器單元陣列；地址解碼器裝置，用於響應輸入地址產生字線信號，以能夠存取該 陣列內的存儲器單元行，所述字線信號也能實現讀取地址識別數據，該 地址識別數據與所述行相關聯且指示所述行的地址；及解碼器故障檢測裝置，其用於在如果使用所述字線信號存取的所述 行的地址識別數據不匹配所述輸入地址時，檢測不正確的地址解碼器操 作，以響應所述輸入地址及所述地址識別數據。
16. —種操作具有存儲器單元陣列的存儲器的方法，所述方法包括 以下步驟解碼輸入地址以產生字線信號，以能夠存取所述陣列內的存儲器單 元行，所述字線信號也能實現讀取地址識別數據，該地址識別數椐與所 述行相關聯且指示所述行的地址；和如果使用所述字線信號存取的所述行的地址識別數據不匹配所述 輸入地址，則4企測不正確解碼。
17. 如權利要求16所述的方法，其中在所述陣列內的每一行存儲 器單元具有與其關聯的不同地址識別數椐。
18. 如權利要求16所述的方法，其中所述地址識別數據包括所述 輸入地址的那些位中的一個或多個，在所述陣列內尋址存儲器單元的不 同行時所述輸入地址改變。
19. 如權利要求18所述的方法，其中所述地址識別數據包括所述 輸入地址的所有那些位，在所述陣列內尋址存儲器單元的不同行的時候 所述輸入地址改變。
20. 如權利要求16所述的方法，其中所述地址識別數據是通過對所述行的地址執行的散列函數運算而 給定；和地址散列結果，且將所述輸入地址散列結果與所述地址識別數據比較， 以檢測所述地址識別數據是否匹配所述輸入地址。
21. 如權利要求16所述的方法，其中所述地址識別數據儲存在一 個或多個與所述陣列相關聯的可編程存儲器單元內，且使用所述字線信 號為所述行觸發讀取存取，且在所述地址識別數據儲存在其中之後禁止 寫入存取所述一個或多個可編程存儲器單元。
22. 如權利要求21所述的方法，其中所述一個或多個另外的可編 程存儲器單元是使用獨立於所述地址解碼器的所述地址識別數據編程。
23. 如權利要求21所述的方法，其中所述一個或多個可進一步編 程的存儲器單元，使用所述地址識別數據在存儲器初始化時編程，且與 對所述解碼的正確操作敏感的存儲器測試相關聯。
24. 如權利要求16所述的方法，其中所述地址識別數椐儲存在一 個或多個與所述陣列相關聯的預編程只讀存儲器單元內，且使用所述字 線信號為所述行觸發讀取存取。
25. 如權利要求16所述的方法，其中所述存儲器單元行具有與其 關聯的錯誤校正碼數據，且還包括使用所述錯誤校正碼數據來檢測及校 正儲存在所述行內的數據值中的至少某些錯誤。
26. 如權利要求16所述的方法，其中所述存儲器是高速緩存的至 少一部分。
27. 如權利要求16所述的方法，其中所述存儲器是隨機存取存儲 器的至少一部分。
28. 如權利要求16所述的方法，其中所述存儲器是編譯存儲器且 所述地址識別數據儲存在所述行內的額外存儲器單元之中。
29.如權利要求16所述的方法，其中所述存儲器是片上系統集成 電路的一部分。
全文摘要
本發明涉及地址解碼器故障的檢測。本發明將存儲器2製造為具有布置於在行14中之的存儲器單元陣列4。地址解碼器6產生字線信號WL以響應於輸入地址，來選擇各行存儲器單元之一進行存取。字線信號也存取與被存取的存儲器單元行相關聯的地址識別數據。此地址識別數據通過故障檢測電路10與輸入地址相比較。如果檢測到不匹配，則此指示在地址解碼器6存儲器在錯誤。
文檔編號G11C29/44GK101359513SQ20081014550
公開日2009年2月4日 申請日期2008年8月1日 優先權日2007年8月1日
發明者P·S·休斯 申請人:Arm有限公司