金屬氧化物半導體場效應電晶體裝置及其製造方法
2023-08-02 04:37:36
專利名稱：金屬氧化物半導體場效應電晶體裝置及其製造方法
技術領域：
本發明有關於一種包括互補式金屬氧化物半導體(CMOS)與金屬 氧化物半導體場效應電晶體(MOSFET)的集成電路半導體裝置的製造 方法，且特別有關於一種混合信號裝置(例如模擬與數字混合裝置)及 其製造方法，藉此，可同時最佳化補償(offset)間隙壁寬度以改善模擬 及數字CMOS裝置的性能，例如改善系統晶片(SOC)的性能。
背景技術：
隨著對於嵌入式記憶結構、混合信號電路、及系統晶片集成電路的 需求日益增加，在單一晶粒(die)中形成多重(multiple)電晶體以整合 不同電晶體的功能是必要的。舉例而言，具有不同結構與功能的電晶體 通常在不同的電流及電壓參數下操作，不同的電晶體需要不同的輕摻雜 源/漏極區(LDD)寬度及深度。
當MOSFET裝置的特徵尺寸縮小至0.25微米，甚至下降至0.1微米， 裝置的設計必須隨著縮小的世代改變，短溝道效應(SCE)即是關鍵尺 寸縮小所面臨的一個重要挑戰。短溝道效應將造成臨界電壓(threshold voltage)降低、漏極引發能帶降低(drain induced barrier lowering, DIBL) 效應、及次臨界擺幅(subthreshold swing)變異。
此外，由於目前半導體工藝的傾向於整合混合信號(例如數字/模擬) 功能於單一晶片上，例如系統晶片(system on chip, SOC)，因此必須
製造不同的電晶體。然而，模擬電路中電晶體可能與數字電路中的晶體 管具有相當差異的操作條件及工藝需求。
數字CMOS電晶體需要增加驅動電流以減少短溝道效應，因此在袋 形注入(pocket implant)需要相對較高的注入劑量，以改善裝置性能。 另一方面，模擬CMOS裝置卻因這樣的工藝導致性能下降，包括臨界電 壓匹配(matching)及電壓增益的降低。
在現有技術中，當形成不同電晶體(例如數字及模擬)在一晶片中 (例如系統晶片)，通常分別進行工藝以各自製作電晶體，藉以處理不 同的工藝需求。然而，這樣的現有技術導致工藝成本增加，以及發生工 藝不兼容的問題。
因此，目前亟需一種改善的集成電路半導體裝置及其製造技術，其
適用於混合信號裝置，藉此，數字CMOS裝置及模擬CMOS裝置在平行 的生產工藝中皆在性能及可靠度上有效率地最佳化，此工藝包括形成系 統晶片裝置。
發明內容
本發明的一個目的是提供一種改善的集成電路半導體裝置及其製造 技術，其適用於混合信號裝置，藉此，數字CMOS裝置及模擬CMOS裝 置在平行的生產工藝中在性能及可靠度上都有效率地最佳化，例如在一 系統晶片中，本發明亦可改善現有技術的其它缺點。
本發明提供一種MOSFET裝置的製造方法，包括提供一半導體基 底，其包括至少二個柵極結構；在所述柵極結構上成長一氧化矽層，其 中所述柵極結構的該氧化矽層具有不同的厚度；形成一介電層在該氧化 矽層上，該介電層與該氧化矽層具有蝕刻選擇比；形成一補償間隙壁在 所述柵極結構的側壁，該補償間隙壁包括該氧化矽層及該介電層，其中 所述柵極結構的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相 對厚的該氧化矽層及一相對薄的該氧化矽層；以及實施一第一離子注入 工藝，以在鄰接該補償間隙壁的該半導體基底中形成一摻雜區，藉以獲 得至少二個MOSFET裝置。
本發明另提供一種MOSFET裝置，包括 一第一柵極結構及一第二 柵極結構，形成在一半導體基底上； 一第一補償間隙壁，形成在該第一 柵極結構的側壁，該第一補償間隙壁包括一第一氧化矽層、及位於該第 一氧化矽層上的一第一介電層； 一第二補償間隙壁，形成在該第二柵極 結構的側壁，該第二補償間隙壁包括一第二氧化矽層、及位於該第二氧 化矽層上的一第二介電層； 一慘雜區，形成在鄰接該第一及第二柵極結 構的該半導體基底中，藉以形成一第一 MOSFET裝置及一第二 MOSFET
裝置；其中，該第一補償間隙壁的最大寬度不同於該第二補償間隙壁的 最大寬度，且該第一氧化層薄於該第二氧化層。
附圉說明
圖1A至圖1E繪示本發明實施例的工藝剖面圖2繪示本發明實施例的工藝流程圖。 其中附圖標記說明如下
10 半導體基底；12A、 12B 柵極結構；
14A、 14B 柵極介電層；16A、 16B 柵極導電層; 18 光阻層 20A、 20B 氧化層； 22 介電層 24A、 24B 補償間隙壁； 26A 輕摻雜區；26B 袋形摻雜區；
W" W2 補償間隙壁的寬度。
具體實施例方式
雖然本發明實施例是以如金屬氧化物半導體場效應電晶體 (MOSFET)的互補式金屬氧化物半導體裝置(CMOS)為示例做說明， 然而本發明可應用於各種CMOS裝置，其中在操作上具有可區別的特徵 的MOSFET是形成在如系統晶片的單一晶片，並且在一平行工藝中這些 電晶體可各自獲得其最佳化的性能。
請參照圖1A，在本發明一實施例中，柵極結構12A、 12B形成在半 導體基底IO上方，柵極結構12A、 12B分別具有柵極介電層14A、 14B 以及位於柵極介電層14A、 14B上方的柵極導電層16A、 16B。柵極結構 12A、 12B的柵極介電層14A、 14B與柵極導電層16A、 16B可藉由一般 的沉積(deposition)、光刻(lithography)及蝕刻(etching)工藝形成。 半導體基底10可包括矽、矽覆蓋絕緣層(silicon on insulator, SOI)、
堆疊矽覆蓋絕緣層(stacked SOI， SSOI)、堆疊矽鍺覆蓋絕緣層 (S-SiGeOI)、矽鍺覆蓋絕緣層(SiGeOI)、鍺覆蓋絕緣層(GeOI)或
其組合，但不限於這些材料。例如淺溝槽隔離區(STI)的電性隔離結構 (圖中未繪示)可在柵極結構12A、 12B之間形成，以絕緣相鄰的
MOSFET。
請繼續參照圖1A，柵極結構12A、 12B可藉由一般的化學汽相沉積 (CVD)法、光刻圖案化工藝及如等離子體(plasma)蝕刻的幹蝕刻法 形成。柵極介電層14A、 14B可藉由任何形成柵極介電層的方法形成， 例如熱氧化法、氮化法、濺鍍法(sputtering)、化學汽相沉積法或其組 合。柵極介電層14A、 14B可包括氧化矽、氮化矽、氮氧化矽或介電常 數大於8的高介電常數(high-K)材料，高介電常數材料例如為過渡 (transition)金屬氧化物、稀土 (rare earth)金屬氧化物。高介電常數材 料可包括氧化鋁(A1203)、氧化鉿(Hf02)、氮氧化鉿(HfON)、矽 酸鉿(HfSi04)、氮氧化矽鉿(HfSixOyNz)、氧化鋯(Zr02)、氮氧化 鋯(ZrON)、氧化矽鋯(ZrSi02)、氧化釔(Y203)、氧化鑭(La203)、 氧化鈰(Ce02)、氧化鈦(Ti02)、氧化鉭(Ta205)或其組合。高介電 常數材料可藉由一般的化學汽相沉積法形成，例如原子層化學汽相沉積 法(ALCVD)或金屬有機化學汽相沉積法(MOCVD)。高介電常數材 料可包括半導體基底IO上方的最低接口層，例如氧化物或氮氧化物(圖 中未繪示)。
柵極導電層16A、 16B可包括多晶矽、非晶矽、摻雜多晶矽、多晶 矽鍺、或金屬柵極例如碳化鉭(TaC)、氮化鉭(TaN)、氮化鈦(TiN)、 碳化鉬(MoN)或其組合。在一實施例中，先藉由化學汽相沉積法、濺 鍍法或熱氧化成長法形成柵極介電材料，接著在柵極介電材料上沉積柵 極導電材料，並且可選擇性的形成硬罩幕層(圖中未繪示)在柵極導電 材料上。之後，實施一般的光刻圖案化工藝及幹蝕刻工藝以形成柵極結 構12A、 12B。
請參照圖1B，圖案化的光阻層18覆蓋於選定的柵極結構。舉例而 言，在本實施例的雙柵極結構中，柵極結構12A被光阻層18覆蓋，而柵 極結構12B未被覆蓋。接著，進行本發明的關鍵步驟之一，進行離子注 入工藝(km implantation)以注入離子在未覆蓋光阻層18的柵極結構12B 及鄰接柵極結構12B的基底中，其中注入的離子可增加熱氧化速率或降 低熱氧化速率。舉例而言，在本實施例中，利用氟離子(F.)作為離子注 入工藝中注入的離子，以為後續在柵極結構12A、 12B與半導體基底10
上形成熱成長氧化層的步驟中增加氧化速率，熱成長氧化層可包括氧化
矽。或者，在其它實施例中，利用氮離子(NO作為離子注入工藝中注 入的離子以降低熱氧化速率，藉以降低後續形成的氧化矽的熱成長厚度。
請參照圖1C，在進行離子注入工藝之後，將圖案化光阻層18剝除。 接著，進行熱氧化成長步驟，熱氧化成長步驟可包括溼式氧化工藝或幹 式氧化工藝，熱氧化成長步驟可在溫度約卯(TC至1050。C下進行，藉以 在柵極結構12A、 12B與半導體基底IO上成長如氧化矽的氧化層。值得 注意的是，形成在柵極結構12A、 12B的氧化層分別具有不同的厚度。 在本實施例中，成長在柵極結構12B的氧化層20B位於摻雜氟離子的區 域，而因此具有相對大的厚度；成長在柵極結構12A的氧化層20A位於 光阻層18覆蓋的區域，而因此具有相對小的厚度。由於氟離子注入在柵 極結構12B及鄰接柵極結構12B的半導體基底IO中，故氧化層20A、20B 具有不同的寬度。
在另一實施例中，亦可注入抑制氧化成長的離子以在柵極結構12A、 12B上成長不同厚度的熱氧化層。舉例而言，對柵極結構12A進行氮離 子注入工藝，並且以光阻層覆蓋柵極結構12B，藉此亦可形成不同厚度 的氧化層20A、 20B。若欲增加氧化層20A、 20B之間的厚度差，可注入 促進氧化成長的離子在柵極結構12B，並且亦注入抑制氧化成長的離子 在柵極結構12A。較佳者，相對薄的氧化層20A的厚度約介於10埃至 50埃，相對厚的氧化層20B的厚度約介於20埃至80埃。
請參照圖1D，利用如化學汽相沉積法或等離子體增強化學汽相沉積 法(PECVD)在氧化層20A、 20B上毯狀(blanket)的沉積介電層22。 介電層22與其下方的氧化層20A、 20B以具有蝕刻選擇比為較佳，介電 層22可包括氮化物，例如氮化矽、及/或氮氧化矽，介電層22的厚度約 介於20埃至80埃為較佳。
請參照圖1E，進行溼蝕刻及/或幹蝕刻工藝以回蝕刻介電層22及氧 化層20A、 20B，藉以在柵極結構12A、 12B的側壁形成氧化層及氮化層 的複合補償(offset)間隙壁24A、 24B。
複合補償間隙壁24A、 24B分別具有不同的最大寬度W,、 W2，較佳 者，柵極結構12A屬於數字電路的MOSFET，柵極結構12B屬於模擬電 路的MOSFET。補償間隙壁24A的最大寬度W,小於補償間隙壁24B的 最大寬度W2，較佳者，補償間隙壁24B的最大寬度W2與補償間隙壁24A 的最大寬度Wt的寬度差約介於5埃至30埃。
請繼續參照圖1E，進行離子注入工藝，例如輕摻雜(LDD)離子注 入及/或袋形(pocket或halo)離子注入，此離子注入工藝利用柵極結構 12A、 12B及補償間隙壁24A、 24B為屏蔽以定義半導體基底10之中摻 雜區的位置及間距，摻雜區包括輕摻雜區26A及/或袋形摻雜區26B。此 離子注入工藝可選擇適當的注入角度，以在輕摻雜區26A及/或袋形摻雜 區26B與通道區25之間形成較佳的接口。在多個MOSFET裝置中，這 些MOSFET裝置具有最大寬度不相同的補償間隙壁，這些MOSFET裝置 在操作上具有可區別的特徵，如驅動電流、臨界電壓、短溝道效應或其 它。
在本實施例中，例如為模擬(analog) MOSFET裝置的柵極結構12B 具有相對較大的柵極長度，而例如為數字(digital) MOSFET裝置的柵極 結構12A具有相對較小的柵極長度。
本發明實施例雖以具有雙重補償間隙壁寬度的CMOS裝置為示例， 然而本發明的概念亦可應用於單一晶片上具有多種補償間隙壁寬度的 CMOS。
本發明實施例的雙重補償間隙壁寬度工藝亦可應用於邏輯(logic) 裝置與靜態隨機存取內存(SRAM)裝置，較佳者，相對較寬的補償間隙 壁可作為SRAM電晶體的一部份，相對較薄的補償間隙壁可作為邏輯晶 體管的一部份。此外，本發明實施例的雙重補償間隙壁寬度工藝另可應 用於SRAM的N型金屬氧化物半導體電晶體(NMOS)與SRAM的P型 金屬氧化物半導體電晶體(PMOS)，較佳者，相對較寬的補償間隙壁可 作為NMOS的一部份，相對較薄的補償間隙壁可作為PMOS的一部份。
請參照圖2，其繪示本發明實施例的工藝流程圖。在步驟201中，在 半導體基底上形成多個柵極結構。在步驟203中，在這些柵極結構及其 鄰接的半導體基底上成長氧化層，並且這些柵極結構上的氧化層至少具 有兩種不同厚度。在步驟205中，在氧化層上形成與氧化層具有蝕刻選 擇比的介電層。在步驟207中，進行蝕刻工藝以在這些柵極結構上形成 至少兩種補償間隙壁，此兩種補償間隙壁的最大寬度不同。在步驟209 中，進行離子注入工藝以在鄰接補償間隙壁的半導體基底中形成摻雜區， 藉以獲得至少兩種操作上不同電晶體裝置。
藉由上述實施例，可在不同的電晶體中形成具有不同寬度的補償間 隙壁以及摻雜區，並藉以製作在操作上不同裝置。藉由上述實施例，可 利用最節省成本的方法製作的不同電晶體各自的摻雜區，並以最少的步 驟在平行工藝中最佳化不同的MOSFET裝置。舉例而言，模擬/數字、邏 輯/SRAM、或PMOS SRAM/NMOS SRAM裝置皆可藉由減少工藝步驟的 平行工藝形成在單一晶片上，如系統晶片。具有寬度相對較大補償間隙 壁的模擬裝置，可藉由其摻雜區達到最佳化的臨介電壓匹配及電壓增益; 具有寬度相對較小補償間隙壁的數字裝置，可藉由其摻雜區減低短溝道 效應及增加驅動電流。
雖然本發明己以較佳實施例揭露如上，然其並非用以限定本發明， 任何本領域的技術人員，在不脫離本發明的精神和範圍內，當可作更動 與潤飾，因此本發明的保護範圍當視後附的權利要求書所界定者為準。
權利要求
1.一種MOSFET裝置的製造方法，包括提供一半導體基底，其包括至少二個柵極結構；在所述柵極結構上成長一氧化矽層，其中所述柵極結構的該氧化矽層具有不同的厚度；在該氧化矽層上形成一介電層，該介電層與該氧化矽層具有蝕刻選擇比；在所述柵極結構的側壁形成一補償間隙壁，該補償間隙壁包括該氧化矽層及該介電層，其中所述柵極結構的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相對厚的該氧化矽層及一相對薄的該氧化矽層；以及實施一第一離子注入工藝，以在鄰接該補償間隙壁的該半導體基底中形成一摻雜區，藉以獲得至少二個MOSFET裝置。
2. 如權利要求1所述的MOSFET裝置的製造方法，其中成長該氧化 矽層之前更包括實施一第二離子注入工藝，以在至少其中之一的所述柵極結構中摻 雜多個離子，所述離子包括促進氧化矽成長的離子或抑制氧化矽成長的 離子。
3. 如權利要求2所述的MOSFET裝置的製造方法，其中該第二離子注入工藝的注入離子包括氮離子或氟離子。
4. 如權利要求1所述的MOSFET裝置的製造方法，其中該相對薄的 該氧化矽層形成在一數字MOSFET裝置、 一邏輯MOSFET裝置、或一 PMOS SRAM裝置中，該相對厚的該氧化矽層形成在一模擬MOSFET裝 置、一 SRAM MOSFET裝置、或一 NMOS SRAM裝置中。
5. 如權利要求1所述的MOSFET裝置的製造方法，其中該相對薄的 該氧化層形成在一具有相對短的柵極長度的MOSFET裝置，該相對厚的 該氧化層形成在一具有相對長的柵極長度的MOSFET裝置。
6. 如權利要求1所述的MOSFET裝置的製造方法，其中該相對厚的 該氧化矽層與該相對薄的該氧化矽層的厚度差約介於5埃至30埃。
7. —種MOSFET裝置，包括 一第一柵極結構及一第二柵極結構，形成在一半導體基底上；一第一補償間隙壁，形成在該第一柵極結構的側壁，該第一補償間 隙壁包括一第一氧化矽層、及位於該第一氧化矽層上的一第一介電層；一第二補償間隙壁，形成在該第二柵極結構的側壁，該第二補償間 隙壁包括一第二氧化矽層、及位於該第二氧化矽層上的一第二介電層；一摻雜區，形成在鄰接該第一及第二柵極結構的該半導體基底中， 藉以形成一第一 MOSFET裝置及一第二 MOSFET裝置；其中，該第一補償間隙壁的最大寬度不同於該第二補償間隙壁的最 大寬度，且該第一氧化層薄於該第二氧化層。
8. 如權利要求7所述的MOSFET裝置，其中該第一氧化層及該第二 氧化層分別熱成長在該第一柵極結構及該第二柵極結構，至少其中之一 的該第一及第二柵極結構摻雜多個離子，所述離子包括促進氧化矽成長 的離子或抑制氧化矽成長的離子。
9. 如權利要求8所述的MOSFET裝置，所述離子包括氮離子或氟離子。
10. 如權利要求7所述的MOSFET裝置，其中該第二氧化矽層的厚 度約介於20埃至80埃。
11. 如權利要求7所述的MOSFET裝置，其中該第一氧化矽層的厚 度約介於10埃至50埃。
12. 如權利要求7所述的MOSFET裝置，其中具有該第一補償間隙 壁的該第一 MOSFET裝置包括數字MOSFET裝置、邏輯MOSFET裝置 或PMOS SRAM裝置。
13. 如權利要求7所述的MOSFET裝置，其中具有該第二補償間隙 壁的該第二 MOSFET裝置包括模擬MOSFET裝置、SRAM MOSFET裝 置或NMOS SRAM裝置。
14. 如權利要求7所述的MOSFET裝置，其中具有該第一補償間隙 壁的該第一 MOSFET裝置的柵極長度相對較短，具有該第二補償間隙壁 的該第二 MOSFET裝置的柵極長度相對較長。
15. 如權利要求7所述的MOSFET裝置，其中該第一補償間隙壁與 該第二補償間隙壁的厚度差約為5埃至30埃。
全文摘要
本發明提供一種MOSFET裝置的製造方法，包括提供一半導體基底，其包括至少二個柵極結構；在所述柵極結構上成長一氧化矽層，其中所述柵極結構的該氧化矽層具有不同的厚度；形成一介電層在該氧化矽層上，該介電層與該氧化矽層具有蝕刻選擇比；形成一補償間隙壁在所述柵極結構的側壁，該補償間隙壁包括該氧化矽層及該介電層，其中所述柵極結構的該補償間隙壁具有不同的厚度，該補償間隙壁具有一相對厚的該氧化矽層及一相對薄的該氧化矽層；以及實施一第一離子注入工藝，以在鄰接該補償間隙壁的該半導體基底中形成一摻雜區，藉以獲得至少二個MOSFET裝置。
文檔編號H01L21/8238GK101174587SQ20071008554
公開日2008年5月7日 申請日期2007年3月8日 優先權日2006年11月3日
發明者吳顯揚 申請人:臺灣積體電路製造股份有限公司