雙極結型電晶體的緊湊器件結構的製作方法

2023-08-02 05:02:51 2

本發明涉及半導體器件製造，尤指用於雙極結型電晶體的雙極結型電晶體及製造方法。

背景技術：

除了其他的最終用途之外，雙極結型電晶體(bipolarjunctiontransistor)可應用於高頻以及高功率的應用中。尤其是雙極結型電晶體可在無線通信系統與移動器件、開關、以及振蕩器等的放大器中找到具體的最終用途。雙極結型電晶體同樣也可用於高速邏輯電路。

一雙極結型電晶體為包括一發射極(emitter)、一本徵基極(intrinsicbase)、以及由不同半導體材料的區域所定義的一集電極(collector)的一三端電子器件。一異質結雙極電晶體(heterojunctionbipolartransistor)為一雙極結型晶體的變種，其中，集電極、發射極、以及本徵基極中的至少兩種是由不同能量帶隙的半導體材料所組成的。於該器件結構中，該本徵基極位於該發射極與集電極之間。一npn雙極結型電晶體可包括構成該發射極與集電極的n型半導體材料的區域，以及構成該本徵基極的一p型半導體材料的區域。一pnp雙極結型電晶體包括構成該發射極以及集電極的p型半導體材料的區域，以及構成該本徵基極的一n型半導體材料的區域。於操作時，該基極-發射極結為正向偏壓，該基極-集電極結為反向偏壓，該集電極-發射極電流可由該基極-發射極電壓控制。

器件結構以及製造方法需要改善一雙極結型電晶體的性能及/或緊湊性。

技術實現要素：

本發明的一實施例中，提供一種使用一襯底製造一器件結構的方法。一個或多個主溝槽隔離區域圍繞該襯底的一有源器件區域以及該襯底的一集電極接觸區域的周圍而形成。一基極層形成於該有源器件區域與該集電極接觸區域上，且該有源器件區域包括一集電極。各主溝槽隔離區域垂直延伸至該襯底內的一第一深度。一溝槽橫向位於該基極層與該集電極接觸區域之間而形成，且其垂直延伸通過該基極層並延伸至該襯底內小於該第一深度的一第二深度。一介電質形成於該溝槽中以形成一次溝槽隔離區域。一發射極形成於該基極層上。

於本發明的一實施例中，提供一種使用一襯底而形成的一器件結構。該器件區域包括圍繞該襯底的一有源器件區域以及該襯底的一集電極接觸區域周圍的一個或多個主溝槽隔離區域。各主溝槽隔離區域垂直延伸至該襯底內的一第一深度。該有源器件區域包括一集電極。一基極層位於該有源器件區域上以及一發射極位於該基極層上。一次溝槽隔離區域垂直延伸通過該基極層並延伸至該襯底內小於該第一深度的一第二深度。該次溝槽隔離區域橫向位於該基極層與該集電極接觸區域之間。

附圖說明

被納入並組成本說明書的一部分的該附圖，通過結合上述的一般描述以及下述的實施例的詳細描述，用以說明本發明的各種實施例，有助於解釋本發明的實施例。

圖1至圖5為根據本發明的一實施例所示的用於製造一器件結構的一工藝方法的各連續製造階段的一襯底的一部分的橫截面圖。

圖5a為圖5所示的該器件構造的一圖形化的俯視圖，其中所示的該接觸件、發射極、以及溝槽隔離區域為說明該器件結構中的結構元件的設置。

圖6至圖9為根據本發明之一替換實施例所示的類似於圖5所示的器件結構的橫截面圖。

具體實施方式

參考圖1，根據本發明的一實施例，一襯底10包括用以形成一集成電路的器件的一單晶半導體材料。構成該襯底10的該半導體材料可包括在其表面上的一外延層，其可包括電活性摻雜劑以改變其電性能。例如，該襯底10可包括位於其頂表面的一單晶矽層，其可在成長過程中摻雜或植入具有能有效傳遞n型導電性的一濃度的來自周期表的第v族的一n型摻雜劑(如磷(p)、砷(as)、或銻(sb))。

一個或多個溝槽隔離區域12,13，也稱為主溝槽隔離區域12,13，形成於該襯底10中。該溝槽隔離區域12,13的形成可通過依賴於光刻以及乾式蝕刻工藝的一淺溝槽隔離(shallowtrenchisolation；sti)技術以於襯底10中定義溝槽，沉積一電絕緣體以填充該溝槽，以及利用一化學機械拋光(chemicalmechanicalpolishing；cmp)工藝以相較於該襯底10的該頂表面平坦化該電絕緣體。該電絕緣體可以由矽氧化物，例如通過化學氣相沉積而沉積的二氧化矽所組成。

一集電極基座15形成於位於該溝槽隔離區域12,13之間的該襯底10的一部分的一頂表面上。該集電極基座15可由與該襯底10具有相同導電類型的一半導體材料(如矽)所組成，並且可以橫向延伸至該溝槽隔離區域12,13的一頂表面的上方。該集電極基座15可以通過一橫向外延形成工藝而形成，以使該集電極基座15與該襯底10具有一外延關係。構成該集電極基座15的該半導體材料將獲得該襯底10的單晶半導體材料的晶體取向以及晶體結構，以作為形成該集電極基座15的一模板。當形成集電極基座15的該半導體材料在生長時，多晶半導體材料的附加部分可沉積至該集電極基座15外圍的溝槽隔離區域12,13上。

一基極層16是作為該集電極基座15的該頂表面上的一附加層以及該溝槽隔離區域12,13上的多晶矽半導體的部分而形成。該基極層16可由一半導體材料所組成，如包括矽(si)和鍺(ge)的矽鍺(sige)，在合金中的矽含量範圍從95原子百分率至50原子百分率和鍺含量範圍從5原子百分率至50原子百分率。該基極層16的鍺含量可為分級及/或階梯狀跨過該基極層16的厚度。如果該鍺含量為階梯狀，該基極層16的厚度，如在其頂表面及底表面的各自厚度，可能缺乏一些鍺含量，並可能完全替換為矽所組成。該基極層16可摻雜有一種或多種雜質物種，例如硼(b)以及可選的碳(c)的一摻雜劑。

該基極層16可採用一低溫外延(lowtemperatureepitaxial；lte)生長工藝而形成，例如在一生長溫度從400℃至850℃的範圍內執行的氣相外延(vaporphaseepitaxy；vpe)，從而於該集電極基座15上形成單晶半導體材料(如，單晶矽及/或單晶矽鍺)。外延生長是用以生長該基極層16的該單晶半導體材料或沉積於該集電極基座15的該單晶半導體材料上的一工藝，於該工藝中，該集電極基座15的單晶材料的晶體結構在該基極層16的半導體材料中被再現。於外延生長期間，構成該基極層16的該半導體材料將獲得該集電極基座15的單晶半導體材料的晶體取向以及晶體結構，以作為生長該基極層16的一模板，並具有該襯底10的該晶體取向與晶體結構。

一基極介電層18形成於該基極層16的一頂表面上。該基極介電層18可以由具有一介電材料的一介電常數(如一介電率)特性的一電絕緣體所構成。於一實施例中，該基極介電層18可由採用500℃或更高溫度的一快速熱處理工藝(rapidthermalprocess；rtp)所沉積的一高溫氧化物(如二氧化矽)所構成。

一犧牲層20由例如形成於該基極介電層18的該頂表面上的一半導體材料所構成。例如，該犧牲層20可以由通過化學氣相沉積的多晶矽所組成。

請參考圖2，其中相似的數字表示圖1中的相似特徵，以及於該工藝方法的一後續製造階段，一次溝槽隔離區域22形成於垂直延伸通過層16,18,20以及該集電極基座15至該襯底10的一淺深度的一溝槽23中。可在該溝槽隔離區域12與該次溝槽隔離區域22之間定義一有源器件區域14。該溝槽隔離區域12,22定義出該有源器件區域14的尺寸以及位置。

該次溝槽隔離區域22及其溝槽23橫向位於該溝槽隔離區域12,13之間，並自該有源器件區域14的一中心線向該溝槽隔離區域13橫向偏離。該次溝槽隔離區域22及溝槽23垂直延伸至該襯底10中相較於該溝槽隔離區域12,13更淺的深度。該溝槽23止於沿其於由該溝槽隔離區域12,13的該內牆11所建立的一邊界之內的縱軸的相對兩端，最佳如圖5a所示。

該次溝槽隔離區域22可通過圖案化一蝕刻掩膜，利用該蝕刻掩膜就地蝕刻該溝槽23，沉積一電絕緣體以填充溝槽23，以及利用一化學機械拋光工藝以相較於該犧牲層20的該頂表面平坦化該電絕緣體而形成。該蝕刻掩膜可以由應用一旋塗工藝、預烘焙、通過一光掩膜暴露於一光投射、曝光後烘焙、以及一化學顯影劑顯影等的一有機光阻層所構成。該蝕刻掩膜包括用於該溝槽的位於一預定位置的一開口。該蝕刻工藝可通過一單一蝕刻步驟或多個步驟進行，可以使用一個或一個以上的蝕刻化學品，並可以包括一個或多個離散時間的或終點指向的蝕刻。該電絕緣體可以由通過化學氣相沉積而沉積的矽氧化物(例如二氧化矽)所組成。

該次溝槽隔離區域22的該溝槽23的位置定義了該基極層16的一邊緣17，該基極層16止於該邊緣17處。於該邊緣17的位置，該次溝槽隔離區域22的一側壁21及其溝槽23同延(coextensive)於位於該基極層16的側面的該邊緣17。該基極層16的邊緣17沿著該次溝槽隔離區域22及其溝槽23的長軸縱向延伸。該次溝槽隔離區域22的一頂表面露出於該基極層16的該頂表面的上方，以及該基極層16上的該基極介電層18的該頂表面的上方。該次溝槽隔離區域22沒有垂直位於該基極層16下方的部分；相反的，該次溝槽隔離區域22相對於該基極層16的側面的該邊緣17橫向定位。特別是，這種並列關係呈現在與包含該第二溝槽隔離區22及其溝槽23的側壁21的一平面正交的該基極層16的一平面內的該邊緣17處。

一非本徵基極層24形成於該犧牲層20的該頂表面。於一實施例中，該非本徵基極層24可以由通過化學氣相沉積的非晶半導體材料或多晶半導體材料(例如，矽或多晶sige)所組成。如果該非本徵基極層24是由矽鍺組成，該鍺的濃度可以具有一分級或一突變輪廓並可包括附加層，例如一矽覆蓋層。該非本徵基極層24可在沉積過程中原位摻雜一濃度的摻雜劑，例如能有效傳遞p型導電性的來自周期表第iii族(例如硼)的一雜質物種。

介電層26,28,30於該非本徵基極層24上連續形成一堆棧。介電層26形成於非本徵基極層24的一頂表面，介電層28形成於介電層26的一頂表面，以及介電層30形成於介電層28的一頂表面。介電層26,30可以由相同的電絕緣體組成，例如通過化學氣相沉積而沉積的矽氧化物(例如二氧化矽)。介電層28可以由具有與介電層26,30不同的蝕刻選擇性的一電絕緣體組成。於該介電層26,30是由二氧化矽組成的一實施例中，該介電層28可以由利用化學氣相沉積而沉積的氮化矽(si3n4)組成。

請參考圖3，其為顯示該工藝方法的一隨後的製造階段，其中相似的參考數字為指代圖2中的相似特徵，介電層26,28,30為使用光刻以及蝕刻工藝進行圖案化以定義出與位於溝槽隔離區域12以及次溝槽隔離區域22之間的該有源器件區域14上的該集電極基座15的一部分對齊的一發射極開口32。該發射極開口32通過一蝕刻工藝(例如反應離子蝕刻)延伸，以部分通過該非本徵基極層24。間隔件34形成於該發射極開口32的該垂直側壁上。該發射極開口32，在形成該間隔件34而變窄後，通過一蝕刻工藝(例如，反應離子蝕刻)而完全延伸以通過該非本徵基極層24並止於該基極介電層18。

該發射極開口32通過一溼式化學蝕刻工藝以通過該基極介電層18延伸至止於該基極層16上的一深度。如果該基極介電層18是由二氧化矽所構成，該溼式化學蝕刻工藝可使用稀釋的氫氟酸(dilutehydrofluoric；dhf)或緩衝氫氟酸(bufferedhydrofluoric；bhf)作為一蝕刻劑。該溼式化學蝕刻工藝可以移除該代表實施例中所示的介電層30。該蝕刻工藝可導致該基極介電層18橫向凹陷至該間隔件34的下方，以形成位於該基極層16與該覆蓋犧牲層20與非本徵基極層24之間的一空腔。一鏈路層(linklayer)36形成於該發射極開口32內的基極層16的該頂表面上。該鏈路層36可由通過一外延生長工藝而沉積的半導體材料所組成，並可利用以選擇性外延生長工藝而形成，其中，該半導體材料不核從絕緣體表面外延生長。在其邊緣，該鏈路36填充位於該集電極基座15與該覆蓋犧牲層20與非本徵基極層24之間的空腔，並使該非本徵基極層24電性以及物理耦接該基極層16。

在形成該鏈路層36之後，一襯墊層38以及間隔件39,40形成於該發射極開口32內。該襯墊層38與間隔件39可由一電絕緣的介電材料形成，例如二氧化矽的一薄層。間隔件40可以由一不同的介電材料的一薄層所形成，例如氮化矽。在形成該間隔件39,40之後，通過該間隔件39,40而變窄的該發射極開口32通過該襯墊層38延伸至該基極層16上的該鏈路層36的該頂表面。

請參考圖4，其中相似的參考數字為指代圖3於該工藝方法的一隨後的製造階段中的相似特徵，一發射極指(emitterfinger)42形成於該發射極開口32中。該非導電的間隔件39,40圍繞該發射極指42並電性隔離該發射極指42與該非本徵基極層24。該發射極指42由於該中間的鏈路層36而間接接觸該基極層16。該發射極指42可由一重摻雜半導體材料層而形成，例如來自該周期表的第v族的一摻雜劑(如磷(p)或砷(as))的具有一濃度的多晶重摻雜以傳遞n型導電，即沉積(如，通過化學氣相沉積)然後用光刻以及蝕刻工藝圖案化。由於沉積期間的過度生長，該發射極指42的頭部可從該發射極開口32的嘴部突出，並可包括與該間隔件34,39,40重疊的側臂。

介電層26,28可利用用以形成該發射極指42相同的蝕刻掩膜以及蝕刻工藝(如反應離子蝕刻)，通過合適的蝕刻化學作用而進行圖案化。一介電蓋帽可選擇性地形成於該發射極指42的該頭部上以於蝕刻期間保護該發射極指42。該發射極指42橫向位於該次溝槽隔離區域22以及該主溝槽隔離區域12之間垂直於該發射極指42的一縱軸的一方向上。

一圖案化蝕刻掩膜44用於覆蓋該發射極指42以及鄰接該發射極指42的該非本徵基極層24，但暴露出該非本徵基極層24中位於該溝槽隔離區域13以及該次溝槽隔離區域22之間的一場區域(fieldregion)。該蝕刻掩膜44可以由應用一旋塗工藝、預烘焙、通過一光掩膜暴露於一光投射、曝光後烘焙、以及一化學顯影劑顯影等的一有機光阻層所構成。

參考圖5及圖5a，其為顯示該工藝方法的一隨後的製造階段，其中相似的參考數字為指代圖4中的相似特徵，層16,18,20,24可在該場區域中移除，並通過一乾式蝕刻工藝(如反應離子蝕刻(rie))、一溼式化學蝕刻工藝、或利用一個或多個蝕刻化學作用進行的一個或多個步驟的溼式蝕刻工藝與乾式蝕刻工藝的結合，以形成該圖案化蝕刻掩膜44。該溝槽隔離區域13以及該次溝槽隔離區域22之間的該有源器件區域14的該頂表面提供用於接觸形成所有或部分該有源器件區域14的一集電極50的一集電極接觸區域48。可通過離子植入而提高該集電極接觸區域48的摻雜濃度以提高其導電性。該集電極接觸區域48設置於鄰接該集電極50並通過該次溝槽隔離區域22與該有源器件區域14橫向隔離。該次溝槽隔離區域22同樣橫向設置於該集電極接觸區域48及該基極層16的邊緣17及其溝槽23之間。

間隔件51,52可由一電絕緣體(例如氮化矽)通過化學氣相沉積而沉積及蝕刻工藝(如反應離子蝕刻)而蝕刻以構成的一介電層所形成。間隔體52與該次溝槽隔離區域22的該暴露側邊緣重疊。

一矽化物層54形成於該發射極指42的該頂表面，該非本徵基極層24的該頂表面鄰接該發射極指42以及該集電極接觸區域48的該頂表面。該間隔件52以及該次溝槽隔離區域22可電性並物理隔離該集電極接觸區域48上的該矽化物層54的部分與該非本徵基極層24。

所得到的器件結構56為一具有一垂直結構的雙極結型電晶體，其中，該基極層16位於該發射極指42與該集電極50之間，該發射極指42、該基極層16、以及該集電極50為垂直設置。一p-n結定義於作為該器件結構56的該發射極的該發射極指42與該基極層16之間的界面上。另一p-n結定義於該集電極50與該基極層16之間的界面上。該器件結構56可為一異質結雙極電晶體，其中該基極層16的半導體材料具有不同於該發射極指42與集電極50的半導體材料的能隙值的一能隙值。於一實施例中，該發射極指42與集電極50可以由矽組成，且該基極層16可以由具有比矽更窄的能隙值的矽鍺組成。該器件結構56可以由一npn器件或一pnp器件構成，視依該發射極指42、基極層16、以及集電極50的導電類型而定。

於一實施例中，該器件結構56可為一雙極結型電晶體或異質結雙極電晶體，其僅包括作為該器件結構56的發射極的該單發射極指42。於一替換實施例中，該器件結構56可修正為包括多個發射極指。

該集電極50可包括一選擇性植入集電極(selectivelyimplantedcollector；sic)，其通過在該工藝流程的一合適階段，例如在形成該發射極開口32之後，於該有源器件區域14的該中心部分的離子植入所形成。該可選的sic植入可用於調整該器件擊穿電壓，或可與一植入掩膜結合使用，以選擇性地產生具有不同擊穿電壓特性的器件結構56。

隨後的中間工藝(middle-of-line；mol)流程形成包括一介電層(未予圖示)、接觸件62,63,64以及接線(未予圖示)的一局部互連階層。一個或多個接觸件62耦接至該集電極接觸區域48，並橫向位於該溝槽隔離區域12,13內。一個或多個接觸件63耦接至作為一基極接觸區域的該非本徵基極層24的一部分，並位於該溝槽隔離區域12的上方，該溝槽隔離區域12位於由該溝槽隔離區域12的該內牆11所部分建立的該邊界之外。一個或多個接觸件64同樣耦接至該發射極指42。該介電層可由二氧化矽、氮化矽、氟矽玻璃(fsg)、硼磷矽玻璃(bpsg)、以及上述和其他介電材料的組合。該接觸件62,63,64可以由一金屬(如鎢(w))所組成，其通過例如物理氣相沉積(pvd)而沉積的一層以填充接觸孔，然後例如通過化學機械拋光進行平坦化以自該介電層的該頂表面移除多餘的金屬。

隨後的後段工藝(back-end-of-line；beol)，其包括形成附加介電層、通孔栓、與用以將一互連結構與該器件結構56的該局部互連結構耦接的接線、以及類似於器件結構56與可能包括於該襯底10上製造的其他電路中的互補金屬氧化物半導體(cmos)場效應電晶體的附加器件結構的其他類似接觸件。因此，雙極結型電晶體以及cmos場效應電晶體兩者均可用於在同一襯底10上作為一種bicmos集成電路的電路。

形成雙極結型電晶體的該cmos場效應電晶體以及該器件結構56的多個工藝可以共享。例如，形成該間隔件46,47的工藝可與用以形成該cmos場效應電晶體的該柵極結構上的間隔件的工藝相同。又如，用以減少該集電極接觸區域48的電阻率的工藝可與用以減少該cmos場效應電晶體的該源極與漏極的電阻率的工藝相同。另如，形成該集電極50的該有源器件區域14的部分的電阻率可通過用以形成一n阱以製造該cmos場效應電晶體的相同的工藝來降低。

請參考圖6，其為顯示一替換實施例，其中相似的參考數字為指代圖5中的相似特徵，該次溝槽隔離區域22可形成於具有一不同形狀(例如由傾斜側壁代替垂直側壁)的一溝槽60中。沉積該介電材料以形成符合該溝槽60的不同形狀的該次溝槽隔離區域22。例如，用以形成該次溝槽隔離區域22的該溝槽60可包括底切(undercut)該基極層16的一部分的傾斜側壁。該次溝槽隔離區域22的這一部分可用以降低該器件結構56在運行過程中的寄生電容。

為形成該次溝槽隔離區域22的該溝槽60，該襯底10的半導體材料可通過溼式化學蝕刻工藝、乾式蝕刻工藝、或溼式化學與乾式蝕刻工藝的結合進行蝕刻，而通過選擇因素，如該蝕刻工藝的化學作用、時間等，該溝槽的輪廓可進行調整以具有一特定形狀、底切角、底切距離(即偏差)等。該(多個)蝕刻工藝可與半導體材料的植入損傷及/或半導體材料的摻雜相結合以改變蝕刻速率，從而形成溝槽輪廓。該(多個)蝕刻工藝還可以依據在單晶體半導體材料中表現出不同的晶體方向(由例如米勒指數所指定的)的蝕刻速率的晶圓取向以及各向異性蝕刻工藝，以調整該溝槽60的輪廓。該(多個)蝕刻工藝可始於用以形成該溝槽23的蝕刻工藝，然後通過一附加蝕刻工藝改變該垂直側壁21以形成該溝槽60的傾斜側壁。

請參考圖7，其為顯示一替換實施例，其中相似的參考數字為指代圖5中的相似特徵，該器件結構可修改為省略該次溝槽隔離區域22。該間隔件52將該集電極接觸區域48上的該矽化物層54的部分與該基極層16分開，以防止來自該基極層16的一電短路於該集電極接觸區域48之間發展。該集電極接觸區域48以及該集電極50由於該次溝槽隔離區域22的消失而連續。

請參考圖8，其為顯示一替換實施例，其中相似的參考數字為指代圖5中的相似特徵，所提供的一器件結構66可修改該器件56除了該發射極指42之外，還包括一個或多個附加的發射極指70，以使該器件結構66包括由多個發射極指42,70所組成的一發射極。該發射極指70與該發射極指42是由相同的物質形成，但位於不同的發射極開口中，並與發射極指42平行排列。各該發射極指42,70與該基極層16的不同部分相關聯。

於一溝槽中提供類似於該次溝槽隔離區域22的一次溝槽隔離區域72，以將另一個集電極接觸區域76從該有源器件區域14隔離。於一溝槽中還提供橫向位於該發射極指42,70之間以及該次溝槽隔離區域22,72之間的一次溝槽隔離區域74。該溝槽隔離區域22,72,74的溝槽的各自的縱軸彼此平行對齊，並與該發射極指42,72的各自的縱軸平行排列。該次溝槽隔離區域72,74及其關聯的溝槽延伸通過該基極層16，並延伸至該襯底10至與該次溝槽隔離區域22及其關聯的溝槽23相同的深度。該次溝槽隔離區域22,72,74的各自的頂表面從該基極層16的該頂表面露出。

該集電極接觸區域76橫向位於該溝槽隔離區域12的該內牆11建立的該邊界的一部分之中的溝槽隔離區域12與次溝槽隔離區域72之間。該次溝槽隔離區域72橫向位於該發射極指70與該集電極接觸區域76之間。該集電極接觸區域48,76位於該器件結構56的該外圍邊緣，且該集電極接觸區域76與前述的集電極接觸區域48以相同的方式定義。

該基極層16被有效地分為多個部分，且每個部分於一對相鄰的該次溝槽隔離區域22,72,74之間橫向分界。該次溝槽隔離區域22,72,74的位置限定該基極層16的部分的邊緣17，其中，該關聯的溝槽沿著該邊緣17通過該基極層16的厚度延伸，且該基極層16於該邊緣17處終止。該次溝槽隔離區域72橫向位於該基極層16(更具體而言，該基極層16的邊緣17中的一處)以及該集電極接觸區域76之間。該基極層16的邊緣17平行於該次溝槽隔離區域22,72,74及其溝槽的該縱軸而縱向延伸。於這些邊緣17的位置處，各該次溝槽隔離區域22,72,74的一部分與該基極層16同延。例如，該次溝槽隔離區域22的一部分與該基極層16於該基極層16的一邊緣17處並置且同延。該次溝槽隔離區域72的一部分與該基極層16於該基極層16的另一邊緣17處並置且同延，該發射極指42,70橫向位於該基極層16的這些邊緣17之間。

該圖案化蝕刻掩膜44(圖4)進行大小調整以從次溝槽隔離區域72延伸至次溝槽隔離區域22，從而於隨後的蝕刻工藝中，在形成該接觸件62之前，暴露出為形成該矽化物層54的部分的該集電極接觸區域48,76的頂表面。位於該次溝槽隔離區域22以及該次溝槽隔離區域72之間的該發射極指42,70與該非本徵基極層24的一部分以及潛在的結構特徵，於該未覆蓋以及暴露集電極接觸區域48,76的蝕刻工藝期間，受該經尺寸調整的蝕刻掩膜44的保護。

一個或多個接觸件62與各該集電極接觸區域48,76耦接，並橫向位於該溝槽隔離區域12,13內。一個或多個接觸件63與作為發射極指42,70之間的一基極接觸區域的該非本徵基極層24的一部分耦接，並可垂直位於(即垂直對齊)該次溝槽隔離區域74的上方。一個或多個接觸件64還與各該發射極指42,70耦接。該器件結構66的布局表現為一集電極-發射極-基極-發射極-集電極(cebec)架構，並可通過引入發射極指、次溝槽隔離區域、基極接觸區域的附加部件進行擴展，以提供附加eb對。

於該代表實施例中，該次溝槽隔離區域22,74,78具有相同的架構。於一替換實施例中，該次溝槽隔離區域22,74,78可具有選自圖5至圖7所示的各種架構的任意組合的不同架構。例如，該次溝槽隔離區域22,74可為圖5所示的架構，而該次溝槽隔離區域78可為圖6所示的架構。

請參考圖9，其為顯示一替換實施例，其中相似的參考數字為指代圖5中的相似特徵，一器件結構86可提供為修改該器件結構56以包括由如上所述之該發射極所組成的該多個發射極指42,70。該次溝槽隔離區域22被複製以提供與該第二給溝槽隔離區域22隔開的一次溝槽隔離區域84。該次溝槽隔離區域84及其關聯的溝槽延伸通過該基極層16並延伸至該襯底10內與該次溝槽隔離區域22相同的深度。該次溝槽隔離區域22,84的各自頂表面從該基極層16的該頂表面露出。

該集電極接觸區域48橫向位於該次溝槽隔離區域22與該次溝槽隔離區域84之間。該次溝槽隔離區域22的一部分與該基極層16於該基極層16的一邊緣17處並置且同延，而該次溝槽隔離區域84的一部分同樣也與該基極層16於該基極層16的另一邊緣17處並置且同延。該基極層16的這些邊緣17橫向位於發射極指42與發射極指70之間。

一個或多個接觸件62與該集電極接觸區域48耦接並橫向位於該溝槽隔離區域12,13內，以使該接觸件62不垂直於該溝槽隔離區域12,13的上方。一個或多個接觸件63與在該有源器件區域14的各周邊邊緣提供基極接觸區域的該非本徵基極層24耦接，並位於(即垂直對齊)該溝槽隔離區域12,13的上方。一個或多個接觸件64還與該發射極的各發射極指42,70耦接。該器件結構66的布局表現為一集電極-發射極-基極-發射極-集電極(cebec)架構，並可通過引入發射極指、次溝槽隔離區域、以及基極接觸區域的附加部件進行擴展，以提供附加eb對。

上述的方法用於集成電路晶片的製作。由此產生的集成電路晶片可以由製造商以原晶圓形式(例如作為具有多個未封裝晶片的一單一晶圓)，作為一裸片，或以封裝形式分布。在後者的情況下，該晶片被安裝於一單晶片封裝件(例如，具有附接至一主板或其他更高級別載體的引腳的一塑料載體)內、或一多晶片封裝件(例如，具有表面互連或掩埋互連中的一者或兩者的一陶瓷載體)內。在任何情況下，該晶片可以與其他晶片、獨立電路元件、及/或其他信號處理器件集成為一中間產品或一最終產品的一部分。

本文所引用的術語，如「垂直」，「水平」等，是通過舉例的方式而非限制的方式以建立一個參照。本文所使用的術語「水平」定義為與一半導體襯底的一傳統平面平行的一平面，而不考慮其實際的三維空間取向。術語「垂直」和「正常」是指垂直於水平的一個方向，正如所定義的那樣。術語「橫向」是指水平平面內的一個維度。如「上方」以及「下方」等術語用於表示元件或結構相對於相對標高的相對位置。

一個特徵「連接」或「耦接」至另一個元件或與另一元件「連接」或「耦接」可為直接連接或耦接至其他元件，或者，可能存在一個或多個中間元件。如果中間元件不存在，一個特徵可以「直接連接」或「直接耦接」至另一元件。如果至少一中間元件存在，則一特徵可「間接連接」或「間接耦接」至另一元件。

本發明的各種實施例的描述僅用於說明的目的，而非局限於所公開的實施例。在不違背所描述的實施例的範圍及精神下，各種修改以及變化對於本領域的技術人員而言將是顯而易見的。本文中使用的術語被選為可最好地解釋實施例的原則，在市場中發現的技術的實際應用或技術改進，或使本領域的其他技術人員能了解本文所披露的實施例。