半導體晶片和晶圓的區別（半導體全面分析）

2023-07-30 13:10:36

十二、晶片

35. 技術：流程矽片切好之後，就要在晶圓上把成千上萬的電路裝起來的，幹這活的就叫「晶圓廠」。各位拍腦袋想想，以目前人類的技術，怎樣才能完成這種操作？用原子操縱術？想多了，朋友！等你練成御劍飛行的時候，人類還不見得能操縱一個一個原子組成各種器件，那究竟怎麼做呢？在開始前，我們要先認識 IC 晶片是什麼。IC 全名積體電路（Integrated Circuit），由它的命名可知它是將設計好的電路，以堆疊的方式組合起來。藉由這個方法，我們可以減少連接電路時所需耗費的面積。下圖為 IC 電路的 3D 圖，從圖中可以看出它的結構就像房子的樑和柱，一層一層堆疊，這也就是為何會將 IC 製造比擬成蓋房子

從上圖中 IC 晶片的 3D 剖面圖來看，底部深藍色的部分就是上一篇介紹的晶圓，從這張圖可以更明確的知道，晶圓基板在晶片中扮演的角色是何等重要。至於紅色以及土黃色的部分，則是於 IC 製作時要完成的地方。首先，在這裡可以將紅色的部分比擬成高樓中的一樓大廳。一樓大廳，是一棟房子的門戶，出入都由這裡，在掌握交通下通常會有較多的機能性。因此，和其他樓層相比，在興建時會比較複雜，需要較多的步驟。在 IC 電路中，這個大廳就是邏輯閘層，它是整顆 IC 中最重要的部分，藉由將多種邏輯閘組合在一起，完成功能齊全的 IC 晶片。黃色的部分，則像是一般的樓層。和一樓相比，不會有太複雜的構造，而且每層樓在興建時也不會有太多變化。這一層的目的，是將紅色部分的邏輯閘相連在一起。之所以需要這麼多層，是因為有太多線路要連結在一起，在單層無法容納所有的線路下，就要多疊幾層來達成這個目標了。在這之中，不同層的線路會上下相連以滿足接線的需求。分層施工，逐層架構知道 IC 的構造後，接下來要介紹該如何製作。試想一下，如果要以油漆噴罐做精細作圖時，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾後，再將遮板拿開。不斷的重複這個步驟後，便可完成整齊且複雜的圖形。製造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來，詳細工藝下面詳細介紹

最後便會在一整片晶圓上完成很多 IC 晶片，接下來只要將完成的方形 IC 晶片剪下，便可送到封測廠做封裝測試，至於封測廠是什麼東西？

36. 技術：工藝集成電路製造工藝繁多複雜，晶圓廠廠內大致上可分為四大區：真空區、黃光區、蝕刻區、擴散區真空區：乃沉積暨離子植入，也就是在晶圓上覆蓋一層薄膜，所以也稱為薄膜區。薄膜沉積工藝系在晶圓上沉積一層待處理的薄膜，薄膜工藝常用於在晶圓表面製備各類半導體、絕緣體、金屬的薄膜材料，包含CVD、PVD（蒸發和濺射）、電鍍、外延等；沉積工藝包括化學沉積和物理沉積，形成多層的光刻和刻蝕立體結構，構成絕緣層或金屬導電層，詳細請持續關注本

黃光區：主要是使電路圖顯影，勻膠工藝系把光刻膠塗抹在薄膜上，光刻和顯影工藝系把光罩上的圖形轉移到光刻膠，集成電路的最小線寬取決於光刻設備的解析度，它定義了半導體器件尺寸，光刻的工藝水平直接決定晶片的製程水平和性能水平，設備篇

蝕刻區：使用化學劑來蝕刻出所需要的電路，刻蝕工藝系把光刻膠上圖形轉移到薄膜，去除光刻膠後，即完成圖形從光罩到晶圓的轉移，將沒有受光阻保護的矽晶圓，以離子束蝕刻，刻蝕工藝的提高在於不斷縮小PN間的閘極，詳細請持續關注設備篇

擴散區：又稱為爐管區均為高溫加工的處理，摻雜工藝是形成N型和P型摻雜結構的過程，包含擴散和離子注入兩類；離子注入工藝對矽基材料進行摻雜，形成PN區，構成電晶體，詳細請持續關注本設備篇

上述四大工藝循環，分層施工，逐層架構，最終完成晶片製作

37. 技術路線：製程半導體產業技術進步主要有兩大方向：一是矽片直徑越大→矽片面積越大→單個晶圓上晶片數量越多→效率越高→成本越低，詳細請參考上篇文章半導體全面分析（三）：製造三大工藝，矽片五大巨頭！，二是製程越小→電晶體越小→相同面積上的元件數越多→性能越高→產品越好，那麼製程是什麼呢，下面詳細介紹

十三、製程

38. 技術：定義電晶體結構中，電流從 Source(源極)流入 Drain(漏級)，Gate(柵極)相當於閘門，主要負責控制兩端源極和漏級的通斷。柵極的寬度決定了電流通過時的損耗，表現出來就是手機常見的發熱和功耗，寬度越窄，功耗越低。而柵極的最小寬度(柵長)，就是晶片工藝中提到的製程

以 14 納米為例，其製程是指在晶片中，線最小可以做到 14 納米的尺寸，縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？上圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端

電腦是以 0 和 1 作運算，要如何以電晶體滿足這個目的呢？做法就是判斷電晶體是否有電流流通。當在 Gate 端做電壓供給，電流就會從 Drain 端到 Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示 1 和 038. 技術：摩爾定律1965年4月19日，摩爾定律是由英特爾公司的創始人之一戈登·摩爾提出，《電子學》雜誌（ElectronicsMagazine）發表了摩爾（時任仙童半導體公司工程師）撰寫的文章「讓集成電路填滿更多的組件」，文中預言半導體晶片上集成的電晶體和電阻數量將每年增加一倍1975年，摩爾根據當時的實際情況對摩爾定律進行了修正，把「每年增加一倍」改為「每兩年增加一倍」。所以，業界普遍流行的說法是當價格不變時，集成電路上可容納的元器件的數目，約每隔 18-24 個月便會增加一倍，性能也將提升一倍

39. 技術路線：High-k 45nm→FinFET 22nm→GAA 5nm電晶體設計的思路主要是兩點：第一提升開關響應度，第二降低漏電流。電晶體物理的圖，就是漏電流-柵電壓的關係圖：

其中 oxide，絕緣層，作用是隔絕柵極和溝道。因為柵極開關溝道，是通過電場進行的，電場的產生又是通過在柵極上加一定的電壓來實現的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進了溝道，那麼還談什麼開關？早就漏了最早的絕緣層就是和矽非常自然地共處的二氧化矽，其相對介電常數（衡量絕緣性的，越高，對電晶體性能來說，越好）約是3.9。但在尺寸縮小到一定限度時，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那麼有一定的機率電子會發生隧穿效應而越過絕緣層的能帶勢壘，產生漏電流

眼看摩爾定律要終結到 45 nm 了，大家開始瘋狂尋找，最後找到一種名為 HfO2 的材料，這就叫做high-k，這裡的k是相對介電常數（相對於二氧化矽的而言）金屬柵是與high-k配套的一項技術。high-k材料會降低溝內的道載流子遷移率，並且影響在界面上的費米能級的位置，進而影響電晶體的閾值電壓，金屬的自由電荷濃度極高（超過10^20），而且有鏡像電荷效應，可以中和掉high-k材料的絕緣層裡的偶極子對溝道和費米能級的影響

但幹到 28 nm，又幹不下去了，1999 年，胡正明教授在美國加州大學領導著一個研究小組探索如何將 CMOS 技術拓展到 25nm 及以下領域，最後提出兩種可行方案：一是立體型結構的 FinFET 電晶體，另外一種是基於 SOI 的超薄絕緣層上矽體技術 (UTB-SOI，FD-SOI 電晶體技術)，因為他的兩個重要發明，摩爾定律在今天得以再續傳奇電晶體本質上是開關，有兩個基本狀態：開和關。與柵欄門允許或限制通行一樣，FET柵極可允許或限制源與漏之間的電子流動。通常將FET直接裝配在矽片上。絕緣介電層覆蓋在矽片表面上，並將成為柵極介電層。導電層（如多晶矽或某種金屬）被沉積在介電層上，最終成為柵極電極。該器件結構又名「平面型柵極」

當柵極長度過短時，就會出現短溝道效應（如漏電流）,柵極的寬度決定了電流通過時的損耗，寬度越窄，功耗越低。當製程逼近20nm時，柵極對電流控制能力急劇下降，會出現「電流洩露」問題

FinFET 又叫鰭式場效應電晶體，這種新的電晶體把晶片內部平面的結構變成了 3D，把柵極形狀改制，增加 Gate 端和下層的接觸面積，減小柵極寬度的同時降低漏電率，而電晶體空間利用率大大增加。除此之外，在傳統電晶體結構中，控制電流通過的閘門，只能在閘門的一側控制電路的接通與斷開，屬於平面的架構。在 FinFET 的架構中，閘門成類似魚鰭的叉狀 3D 架構，可於電路的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制，是解決20納米及以下製程電流洩露問題的核心技術

想到難，做到更難。為什麼呢？因為豎起來的那一部分矽，也就是用作溝道的矽，太薄了，只有不到10個納米，不僅遠小於電晶體的最小尺寸，也遠小於最精密的光刻機所能刻制的最小尺寸。於是如何把這個Fin給弄出來，還得弄好，成了真正的難題，詳細請持續關注設備篇

另外一種技術路線是SOI，特點是特殊材料、普通工藝，而FinFET的特點是普通材料，特殊工藝。FD-SOI是一種平面工藝技術，相對於Bulk CMOS主要多了一層叫做埋氧層的超薄絕緣層位於基矽頂部，用於形成一個超薄的電晶體通道，由於通道非常薄，所以沒有必要摻雜通道，從而使電晶體完全耗盡

但幹到 7 nm，又幹不下去了，GAAFET（Gate All Around）電晶體將是未來最有可能突破 7 nm以下FinFET工藝的候選技術，GAAFET是一個周邊環繞著gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin設計在旁邊，能夠提供比普通FinFET更好的電路特性，「全包覆柵極」或「納米絲」方法是應7nm或5nm 節點而生的概念

40. 技術：28 nm 成本最低隨著製程節點的縮小和工藝精度的提高，集成電路設計產品的設計成本迅速增加，10nm 的設計成本約為 28nm 的 4.5 倍，7 納米製程節點的工藝研發費用達 3 億美金，5 納米研發費用在 5.4 億美金，同時開發風險也隨之增加

28 納米是長製程節點，預計工藝生命周期將持續20年，從單位電晶體成本來看，28 納米製程節點每百萬門單價 2.7 美金，是目前市場上單位門成本最低的製程節點

十四、產業

41. 特點：四高資金壁壘高半導體製造環節資金壁壘高。產能的擴張需要新建大量廠房和引進大量設備，一般新建一個 12 英寸生產線需要上百億元的資本投入。產線建設完成後也需要經過長時間的產能爬坡才能達到大規模生產，因此在廠線使用初期，高額的折舊攤銷也會對利潤帶來侵蝕，因此半導體製造資金壁壘高

技術壁壘高半導體製造環節技術壁壘高，除了半導體設備本身極具技術難度之外，各個環節設備之間的工藝配合以及誤差控制需要大量的經驗積累，一般集成電路生產需經過上千步的工藝，在 20nm 技術節點，集成電路產品的晶圓加工工藝步驟約1000 步，在 7nm 時將超過 1500 步，任何一個步驟的誤差放大都會帶來最終晶片良率的大幅下滑集中度高晶圓製造行業一個典型的特點就是先進技術節點工藝製程掌握在少數幾個公司手中，130nm 製程全球有 30 家企業可以量產，但到 14nm 製程技術只掌握在 6 家企業手中，目前頂尖製程企業僅剩臺積電、三星、Intel 三家