一種基於SigmaDeltaModulator的模數轉換器的製作方法
2023-07-12 14:11:56 1
本發明涉及混合集成電路領域，尤其涉及一種模數轉換器。
背景技術：
sigmadeltamodulator模數轉換器廣泛用於低速信號讀出電路中。它以高過採樣率將低速模擬信號轉換成高速數位訊號，經過數字電路濾波處理，可以達到很高的信噪比。sigmadeltamodulator模數轉換器是通過過採樣技術和噪聲整形技術抑制有效頻率範圍內的量化噪聲，再通過數字濾波器就可以得到高精度的數字輸出。通常過採樣率越高，調製器的階數越高，模數轉換器的轉換精度越高。然而在追求高精度的同時，轉換時間往往較長，不利於低功耗應用(特別是高精度低數據率的應用，比如傳感器測量)。如果採用更高階的sigmadeltamodulator模數轉換器，可以在得到高精度輸出的同時減少轉換時間，但是這需要增加相對應的處理器件，如數字濾波器，即增加了器件負擔，也增加了信號處理的複雜度。
而另一種常用的two-step模數轉換器中，其電路結構較為簡單，然而對於two-step模數轉換器來講放大器的精度決定了該模數轉換器的精度，而這種精度往往取決於匹配精度，所以two-step模數轉換器要達到高精度的模數轉換很難。
技術實現要素：
基於此，本發明提供了一種較高精度的基於sigmadeltamodulator的模數轉換器結構，在不增加數字處理複雜度的情況下實現較快的轉換速度，採用的技術方案如下：
在本發明的一方面，提供了一種基於sigmadeltamodulator的模數轉換器，包括：
第一延時積分器401、第一時鐘比較器402、第一抽取器403、第二抽取器404、第二延時積分器405和第二時鐘比較器406；還包括第一加法器407、第二加法器408、第三加法器409；
其中，第一加法器407的同相輸入端與輸入信號x連接，輸出端與第一延時積分器401的輸入端連接；第一時鐘比較402的輸入端與第一延時積分器401的輸出端連接，第一時鐘比較402的輸出端輸出信號y1，並連接至第一加法器的反相輸入端；
第一抽取器403的第一端與第一延時積分器401的輸出端連接，第一抽取器403的第二端與第二加法器408的同相輸入端連接，第二抽取器404的第一端與第一時鐘比較器402的輸出端連接，第二抽取器404的第二端與第二加法器408的反相輸入端連接；
第二加法器408的輸出端與第三加法器409的同相輸入端連接，第三加法器409的輸出端與第二延時積分器405的輸入端連接；第二時鐘比較406的輸入端與第二延時積分器405的輸出端連接，第二時鐘比較406的輸出端輸出信號y2，並連接至第三加法器408的反相輸入端；
其中，第一延時積分器401和第二延時積分器402均包含一個復位信號端rst。
進一步的，輸入信號x減去第一個輸出y1後的信號經過第一延時積分器401再經過第一時鐘比較器402得到輸出y1；同時延時積分器401被周期復位信號rst周期復位；第一延時積分器401的輸出信號經過第一抽取器403後得到輸出信號x1，第一時鐘比較器402的輸出端信號y1經過第二抽取器404後得到輸出信號yd1，輸入信號x1減去yd1作為輸出信號x1減去yd1作為第三加法器409的輸出端信號xin1；輸出端信號xin1減去第二個輸出y2後的信號經過第二延時積分器405再經過第二時鐘比較器406得到第二輸出y2；最後輸出的值y等於：
y＝[y1(1)+y1(2)+…+y1(n)]*n+[y2(1)+y2(2)+…+y2(n)]
y1(1)表示y1的第一個值，y1(2)表示y1的第二個值，以此類推；
y2(1)表示y2的第一個值，y2(2)表示y2的第二個值，以此類推；
n表示周期復位信號的周期數。
進一步地，第一延時積分器401和第二延時積分器405的復位信號均為rst；第一抽取器403和第二抽取器404的抽取器信號均為dec；且抽取器信號dec高有效要先於復位信號rst高有效。
進一步的，復位信號的周期數n＝2m，其中，m為大於等於0的整數。
在本發明的另一方面，提供了一種基於sigmadeltamodulator的模數轉換器，包括：
二選一數據選擇器1005、第四加法器1007、第五加法器1008、第三延時積分器1001、第三時鐘比較器1002、第三抽取器1003、第四抽取器1004；
二選一數據選擇器1005的輸出端與第四加法器1007的同相輸入端連接，第四加法器1007的輸出端與第三延時積分器1001的輸入端連接，第三時鐘比較器1002的輸入端與第三延時積分器1001的輸出端連接，第三時鐘比較1002的輸出端輸出信號y，並連接至第四加法器1007的反相輸入端；
第三抽取器1003的第一端與第三延時積分器1001的輸出端連接，第三抽取器1003的第二端與第五加法器1008的同相輸入端連接，第四抽取器1004的第一端與第三時鐘比較器1002的輸出端連接，第四抽取器1004的第二端與第五加法器1008的反相輸入端連接；
輸入信號x連接二選一數據選擇器1005的第一輸入端，第五加法器1008的輸出端連接二選一數據選擇器1005的第二輸入端；
其中，第三延時積分器1001包含一個復位信號端rst，第三抽取器1003和第四抽取器1004的抽取器信號均為dec。
進一步地，通過二選一數據選擇器1005的控制端sel選擇x作為1階sigmadeltamodulator的輸入，同時第三延時積分器1001復位；然後運行n1周期得到輸出y的n1個輸出，這n1個輸出y累加得到數字碼dh；運行n1個周期後通過第三抽取器1003和第四抽取器1004得到當前的量化誤差值xin1，同時通過sel選擇xin1作為1階sigmadeltamodulator的輸入，同時第三延時積分器1001復位；再運行n2個周期得到輸出y的n2個輸出，這n2個輸出累加得到數字碼dl；最後的轉換結果為dh*n2+dl。
本發明的基於sigmadeltamodulator的模數轉換器結構中，綜合了sigmadeltamodulator模數轉換器和twostep模數轉換器這兩種模數轉換器的優點，可以達到較高精度的模數轉換，同時在不增加數字處理複雜度的情況下實現較快的轉換速度。而且模數轉換器的精度對器件匹配精度不敏感，後續數字處理電路也可較為簡單。
並且通過控制時序的方式使得整個電路結構共用同一個1階sigmadeltamodulator，從而進一步簡化模數轉換器的結構。
附圖說明
圖1為本發明一實施例的基於sigmadeltamodulator的模數轉換器的結構示意圖；
圖2為本發明一實施例的復位信號rst和抽取器信號dec的控制波形圖；
圖3位本發明另一實施例的基於sigmadeltamodulator的模數轉換器的結構示意圖；
圖4為本發明另一實施例的時序控制波形圖；
圖5本發明基於sigmadeltamodulator的模數轉換器結構中模擬部分的電路結構示意圖。
具體實施方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步的詳細說明。應當理解，此處所描述的具體實施方式僅僅用以解釋本發明，並不限定本發明的保護範圍。
如圖1所示，在本發明一個實施例中，提供了一種基於sigmadeltamodulator的模數轉換器，包括：第一延時積分器401、第一時鐘比較器402、第一抽取器403、第二抽取器404、第二延時積分器405和第二時鐘比較器406；還包括第一加法器407、第二加法器408、第三加法器409。
其中，第一加法器407的同相輸入端與輸入信號x連接，輸出端與第一延時積分器401的輸入端連接；第一時鐘比較器402的輸入端與第一延時積分器401的輸出端連接，第一時鐘比較402的輸出端輸出信號y1，並連接至第一加法器的反相輸入端。
第一抽取器403的第一端與第一延時積分器401的輸出端連接，第一抽取器403的第二端與第二加法器408的同相輸入端連接，第二抽取器404的第一端與第一時鐘比較器402的輸出端連接，第一抽取器403的第二端與第二加法器408的反相輸入端連接。
第二加法器408的輸出端與第三加法器409的同相輸入端連接，第三加法器409的輸出端與第二延時積分器405的輸入端連接；第二時鐘比較406的輸入端與第二延時積分器405的輸出端連接，第二時鐘比較406的輸出端輸出信號y2，並連接至第三加法器408的反相輸入端。
其中，第一延時積分器401和第二延時積分器402均包含一個復位信號端rst。
輸入信號x減去第一個輸出y1後的信號經過第一延時積分器401再經過第一時鐘比較器402得到輸出y1。同時延時積分器401被周期復位信號rst周期復位。第一延時積分器401的輸出信號經過第一抽取器403後得到輸出信號x1，第一時鐘比較器402的輸出端信號y1經過第二抽取器404後得到輸出信號yd1，輸出信號x1減去yd1作為第二加法器的輸出端信號xin1；輸出端信號xin1減去第二個輸出y2後的信號經過第二延時積分器405再經過第二時鐘比較器406得到第二輸出y2。
在一個實施例中，第一延時積分器401和第二延時積分器405的復位信號均為rst。第一抽取器403和第二抽取器404的抽取器信號均為dec。其中，復位信號rst和抽取器信號dec的控制波形如圖5所示。在附圖5所示的控制波形中，抽取器信號dec高有效要先於復位信號rst高有效，抽取信號dec和復位信號rst的周期都為n個周期。
輸入x和輸出y1的差值經過延時積分器401，再通過第一時鐘比較器402得到輸出y1。第一時鐘比較器402存在量化誤差q。該結構的數學表達式為
y1(z)＝z^(-1)x(z)+(1-z^(-1))q(z)；
z表示z變換，z^(-1)表示一個單位採樣延時，y1(z)表示輸出y1的z變換，x(z)表示輸入x的z變換，q(z)表示量化誤差q的z變換。
y1(1)+…+y1(n)＝x(1)+…+x(n)+q(n)-q(0)；
y1(n)表示輸出y1第n個採樣時間的值，x(n)表示輸入x第n個採樣時間的值，q(n)表示量化誤差q第n個採樣時間的值。
在每次做模數轉換的時候對電路進行復位，即q(0)＝0，此時：
y1(1)+…+y1(n)＝x(1)+…+x(n)+q(n)；
根據附圖1中的模數轉換器結構，最後輸出的值y等於：
y＝[y1(1)+y1(2)+…+y1(n)]*n+[y2(1)+y2(2)+…+y2(n)]
其中，y1(1)表示y1的第一個值，y1(2)表示y1的第二個值，以此類推；
y2(1)表示y2的第一個值，y2(2)表示y2的第二個值，以此類推；
n表示周期復位信號的期數。通常採用2m方便計算。這樣輸出精度就能夠達到2m位。
通過上述結構，本發明基於sigmadeltamodulator的模數轉換器可以達到較高精度的模數轉換，同時在不增加數字處理複雜度的情況下實現較快的轉換速度。而且該模數轉換器的精度對器件匹配精度不敏感，後續數字處理電路也可較為簡單。
如附圖3所示，在一個實施例中，基於sigmadeltamodulator的模數轉換器包括：二選一數據選擇器1005、第四加法器1007、第五加法器1008、第三延時積分器1001、第三時鐘比較器1002、第三抽取器1003、第四抽取器1004。
其中，二選一數據選擇器1005的輸出端與第四加法器1007的同相輸入端連接，第四加法器1007的輸出端與第三延時積分器1001的輸入端連接，第三時鐘比較器1002的輸入端與第三延時積分器1001的輸出端連接，第三時鐘比較1002的輸出端輸出信號y，並連接至第四加法器1007的反相輸入端。
第三抽取器1003的第一端與第三延時積分器1001的輸出端連接，第三抽取器1003的第二端與第五加法器1008的同相輸入端連接，第四抽取器1004的第一端與第三時鐘比較器1002的輸出端連接，第四抽取器1004的第二端與第五加法器1008的反相輸入端連接。
輸入信號x連接二選一數據選擇器1005的第一輸入端，第五加法器1008的輸出端連接二選一數據選擇器1005的第二輸入端。
第三延時積分器1001包含一個復位信號端rst，第三抽取器1003和第四抽取器1004的抽取器信號均為dec。
在一個實施例中，基於sigmadeltamodulator的模數轉換器中的時序控制波形圖如附圖4所示，首先，通過二選一數據選擇器1005的控制端sel選擇x作為1階sigmadeltamodulator的輸入，同時第三延時積分器1001復位；可選地，當控制端sel為1時，二選一數據選擇器1005選擇x作為1階sigmadeltamodulator的輸入。然後運行n1周期得到輸出y的n1個輸出，這n1個輸出y累加得到數字碼dh；運行n1個周期後通過抽取器1003和1004得到當前的量化誤差值xin1，同時通過sel選擇xin1作為1階sigmadeltamodulator的輸入，同時第三延時積分器1001復位；再運行n2個周期得到輸出y的n2個輸出，這n2個輸出累加得到數字碼dl。最後的轉換結果為dh*n2+dl。
在這個實施例中，通過控制時序的方式使得整個電路結構共用同一個1階sigmadeltamodulator，從而進一步簡化模數轉換器的結構。
在一個實施例中，本發明的基於sigmadeltamodulator的模數轉換器結構中模擬部分的電路可以採用附圖5所示的電路結構。如附圖5所示，該電路結構採用全差分的方式實現，輸入信號為vi+和vi-，參考電壓是vr+和vr-，根據時鐘比較器703的輸出dz來控制交叉開關801，802，803，804進而實現反饋。進一步地，全差分運算放大器702採用常見的運算放大器結構，比如foldedcascade。該電路中所有的開關601，602，603，604，605，606，607，608，609，610，611，612，613，614，615，616，617，618通過狀態機控制其開關狀態從而實現附圖2中的功能。同時由於是全差分結構，故601和621，602和622，的控制信號相同，其餘相對應的開關的控制信號也都相同，在此不再贅述。
以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對本發明專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬於本發明的保護範圍。因此，本發明專利的保護範圍應以所附權利要求為準。