將應力施加到pfet和nfet電晶體溝道以改善性能的結構和方法
2023-07-12 15:56:36 1
專利名稱：將應力施加到pfet和nfet電晶體溝道以改善性能的結構和方法
技術領域：
本發明涉及到半導體集成電路的製造，更確切地說是涉及到製作應變溝道互補金屬氧化物半導體(CMOS)電晶體的裝置和方法。
背景技術：
理論和實驗研究都已經顯示，當幅度足夠的應力被施加到電晶體的導電溝道以在其中產生應變時，能夠大幅度提高載流子在電晶體中的遷移率。應力被定義為單位面積的力。應變是一種無量綱的量，被定義為個體特定尺度與該個體初始尺度相關的單位改變，例如百分比改變。應變的一個例子是當力沿該個體尺度的方向例如沿其長度的方向被施加時，長度相對於原來長度的改變。應變可以是伸張的或壓縮的。在p型場效應電晶體中，縱向壓應力的施加，亦即沿導電溝道長度方向的壓應力的施加，在導電溝道中產生應變，已知會提高PFET的驅動電流。但若同樣的壓應力被施加到NFET的導電溝道，則其驅動電流減小。然而，當張應力被施加到n型場效應電晶體(NFET)時，NFET的驅動電流提高。
因此，已經提出藉助於將縱向張應力施加到NFET的導電溝道來提高NFET的性能，同時藉助於將縱向壓應力施加到導電溝道來提高PFET的性能。已經提出了幾種方法，來將不同種類的應力施加到包含NFET和PFET的晶片的不同區域。在一個例子中，藉助於改變排列在FET導電溝道鄰近的淺溝槽隔離區(STI)中的材料，以便對其施加所希望的應力來控制機械應力。其它的建議集中在對存在於間隔物特徵中的本徵應力進行調製。還有一些建議集中在引入諸如包括氮化矽的腐蝕停止層。
發明內容
根據本發明的一種情況，提供了一種半導體器件結構，它包括第一半導體器件；第二半導體器件；以及排列在第一和第二半導體器件二者上的單一應力膜。此應力膜具有重疊第一半導體器件的第一部分，此第一部分將第一幅度的壓應力賦予第一半導體器件的導電溝道，此應力膜還具有重疊第二半導體器件的第二部分，此第二部分不將第一幅度的壓應力賦予第二半導體器件的導電溝道，第二部分包括不存在於第二部分中的離子濃度，致使第二部分將幅度比第一幅度小得多的壓應力、零應力、以及張應力之一賦予第二半導體器件的導電溝道。
在一個實施方案中，第一和第二半導體器件分別包括p型場效應電晶體(PFET)和n型場效應電晶體(NFET)。在一個優選實施方案中，第二應力膜被排列在第一應力膜上，並重疊PFET和NFET二者。一個中間層被提供成在第一與第二應力膜之間重疊PFET，但不重疊NFET。由於插入了中間層，故第二應力膜將張應力賦予NFET的導電溝道，但不賦予PFET的導電溝道。
圖1示出了根據本發明一個實施方案的一種結構，它包括PFET和NFET。
圖2A-10示出了根據本發明一個實施方案的製造PFET和NFET過程中的各個階段。
具體實施例方式
圖1是剖面圖，示出了本發明的一個實施方案。如圖1所示，示出了一個單晶半導體區14，其中提供了諸如互補金屬氧化物半導體(CMOS)電路的NFET 10和PFET 20之類的二個半導體器件。NFET和PFET被淺溝槽隔離(STI)區50分隔開。如早先所述，施加到電晶體溝道區的適當的應力能夠顯著地提高載流子遷移率，導致改進了的性能。如圖1所示，單一的應力膜900被排列在PFET 20和NFET10二者上，以便將應力賦予各個電晶體。
在圖1所示的示例性結構中，單一應力膜900包括二個部分，亦即，將第一幅度的壓應力賦予PFET 20的導電溝道91的第一部分901以及重疊NFET 10的第二部分902。雖然第二部分902與第一部分901都是相同的單一應力膜900的一部分，但第二部分不將第一幅度的壓應力賦予NFET 10的導電溝道92。這是因為第二部分902包括不存在於第一部分中的離子濃度。此離子濃度使第二部分902具有不同幅度的應力，甚至不同類型的應力亦即張應力。第二部分902具有幅度比第一幅度小得多的壓應力、零應力、或張應力。舉例來說，在本發明的一個實施方案中，單一應力膜900主要由諸如氮化矽之類的氮化物組成，且第二部分中的離子濃度包括鍺(Ge)離子。
在圖1所示的優選實施方案中，第二應力膜990被排列在單一應力膜的第一部分901和第二部分902上。第二應力膜990是張應力膜，將張應力賦予NFET 10的導電溝道。於是，第二應力膜被同時排列在應力膜900的壓應力的第一部分901上和第二部分902上。為了第二張應力膜990不影響由下方壓應力第一部分901施加到PFET的壓應力，中間層550被排列在PFET 20上，以便將第二膜與下方單一應力膜的壓應力部分901分隔開足夠的距離。中間層550被排列在第一應力膜900上，但僅僅重疊PFET 20而不重疊NFET 10。
第二應力膜990可以由各種材料組成。在一個優選實施方案中，第二應力膜990主要由諸如氮化矽之類的氮化物組成。在一個實施方案中，中間層550的厚度為100-300埃，且包括共形介質材料，層550優選包括諸如二氧化矽之類的氧化物。
此結構還包括介質填料1000以及導電通道1100和1102，導電通道1100與重疊NFET 10和PFET 20的源和漏區24的矽化物區32接觸，導電通道1102與NFET和PFET的柵導體的矽化物區28接觸。
於是，在所示結構中，永久性張應力和壓應力被分別施加到NFET和PFET，以改善各自的性能。由於張應力和壓應力二者都被施加到其中排列NFET和PFET的晶片的局部區域，故能夠施加高水平的應力。
如稍後要描述的那樣，施加到個區域的應力的幅度可以由膜厚度和離子注入的特性來控制。結構12的優點在於，在其中製作PFET和NFET的晶片的各個區域之間，晶片的形貌更一致。這是由於諸如反應離子刻蝕(RIE)工藝之類的有限的工藝被應用於此結構以便形成應力膜，且比較薄的氧化物層被用作應力膜之間的中間層而造成的。
圖1所示NFET 10和PFET 20由襯底16形成。襯底16可以是體襯底，或更優選是諸如絕緣體上矽(SOI)襯底之類的絕緣體上半導體襯底，其中，半導體的比較薄的單晶半導體區14如所示被形成在絕緣層18上。當場效應電晶體(FET)被製作在這種SOI襯底中時，由於電晶體的溝道區與體襯底之間的結電容被消除，故常常得到更快速的開關工作。矽的單晶半導體區14被優選提供作為絕緣層上半導體。
此處參照了溝道區排列在襯底的單晶矽區內的NFET和PFET電晶體。但本發明不局限於在純矽晶體中製造電晶體。可以主要由諸如矽鍺之類的半導體合金取代矽來組成單晶半導體區14。本發明的論述還被理解為用來在其它類型的半導體材料中製造電晶體，例如在諸如組分為AlAInBGaCAsDPENF的III-V族化合物半導體之類的半導體材料中，其中，A、B、C、D、E、F表示半導體晶體中各個元素Al、In、Ga、As、P、N的百分比，此百分比加起來為百分之百。砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、以及InGaAsP，是這種半導體的普通例子。
繼續參照圖1，NFET和PFET的柵導體具有根據各種電晶體所需的功函數而提供的摻雜劑類型和濃度。PFET的柵導體是p+摻雜的，例如用硼，而NFET的柵導體是n+摻雜的，例如用磷或砷。藉助於對柵導體的多晶矽下層26進行重摻雜，優選摻雜到大約每立方釐米1018-1020的濃度，來達到這一點。
各個柵導體優選包括排列在多晶矽部分26上的低阻部分28。低阻部分28的電阻比多晶矽部分26的低得多，低阻部分優選包括金屬、金屬矽化物、或二者。在一個優選實施方案中，低阻部分28包括由自對準工藝形成的矽化物(「salicide」)，它是一種諸如但不局限於鎳、鎢、鈦、鈷之類的矽化物前體金屬的導電矽化物。此矽化物更優選是一種鈷的化合物(CoSi2)。或者，各個柵導體可以包括諸如已經完成電晶體源和漏區的高溫加工之後形成作為代替柵是金屬層之類的代替多晶矽層26的金屬層。
NFET 10包括溝道區92，而PFET包括溝道區91，二種溝道區都排列在各自柵導體28的下方，其間用柵介質27分隔開。柵介質27優選包括從單晶半導體區14表面熱生長的二氧化矽層。
NFET和PFET還包括排列在柵導體側壁上的第一間隔物40。間隔物40優選由共形澱積的諸如氧化物例如二氧化矽或例如氮化矽的氮化物之類的介質材料組成。
暈環和延伸區22被排列在柵導體26鄰近，它們的位置決定於間隔物40的厚度。第二間隔物30被排列在第一間隔物40的側壁上。各個電晶體還包括排列在柵導體二側上的源和漏區24，源和漏區的位置決定於第一和第二間隔物30和40的組合厚度。
圖2A-10示出了根據本發明一個實施方案製造結構12過程中的各個階段。圖2A示出了多晶矽柵導體(GC)層26被形成為重疊襯底16單晶半導體區14的NFET器件區15和PFET器件區17的階段。為了便於說明，從圖2A-10中省略了絕緣層18和絕緣層下方的襯底16部分。多晶矽GC層26被優選為熱生長在單晶半導體區14表面上的氧化物的柵介質27分隔於各個器件區15和17。如上所述，柵導體的功函數摻雜優選已經由此製造階段提供了。還提供了間隔物40，並在此階段已經提供了淺溝槽隔離區50。
如圖2B所示，用離子注入方法，利用多晶矽GC層26和間隔物40作為決定注入區邊沿的掩模，延伸和暈環區22被形成在NFET和PFET二者器件區15和17內。當對NFET器件區15執行注入時，用形成在PFET器件區上的掩模來防止PFET器件區17被注入。當對PFET器件區17執行注入時，用形成在NFET器件區上的掩模來防止NFET器件區15被注入。
然後，如圖3所示，第二間隔物30被形成在第一間隔物40的側壁上。然後，以相似於執行暈環和延伸注入的方式，執行離子注入，以便確定NFET和PFET的源和漏區24。
然後，如圖4所示，矽化物區28和32被形成為重疊電晶體的柵導體26以及源和漏區。優選藉助於澱積矽化物前體，使之與下方矽金屬反應，然後通過例如溼法清洗工藝清除剩餘的任何不反應的金屬，以自對準的方式，來形成這些矽化物區。這一步驟的結果是完全製作了NFET 10和PFET 20。
在圖5中，單一的壓應力膜500被形成在PFET 20和NFET 10上。如圖5所示，膜500優選由諸如氮化矽之類的氮化物組成。膜500的厚度及其澱積參數優選被選擇成達到特定的應力幅度。
然後，優選為不受應力的中間膜550，被澱積在此結構上。膜550的性質優選是介質層而不是導電的或半導電的，且優選與下方形貌輪廓共形。膜550優選包括氧化物，優選是二氧化矽，且例如能夠從諸如原矽酸四乙酯(TEOS)前體之類的低溫澱積來形成這種層。在一個優選實施方案中，此層的厚度為50-150埃。
然後，如圖6所示，PFET 20被掩蔽，同時執行一個步驟來清除重疊NFET 10的中間膜550。
圖7示出了中間膜550從NFET 10被清除之後的結構。如所示，對下方氮化物膜500有選擇性的腐蝕技術，被用來從重疊NFET 10的區域清除氧化物膜550。
然後，如圖8所示，暴露的和重疊NFET 10的應力膜500部分，如箭頭805所示被離子注入，優選被鍺(Ge)離子注入。在這一步驟中，用掩模810來保護重疊PFET 20的應力膜500。
離子注入的劑量和能量能夠被調節成使注入的膜500中的應力被降低到接近0的數值。此離子注入藉助於擊破矽與氮原子之間的鍵而降低膜的應力，從而引起位錯。實驗已經表明，張應力和壓應力二者都能夠通過離子注入被降低到接近0的數值。作為離子注入的結果，存在於重疊NFET 10的氮化矽膜500中的應力被弛豫，而重疊PFET20的區域內的同一個膜500保持壓應力。而且，當進行諸如退火之類的熱循環時，膜500的注入部分能夠被轉換成張應力膜。
隨後，優選進行熱退火工藝。由於在重疊NFET 10的膜500部分內存在著注入離子濃度(Ge)，故此退火工藝使重疊NFET 10的膜500部分轉換成應力幅度比原來澱積的膜小得多的膜。作為這一工藝的結果，膜的注入部分甚至可以被轉換成張應力膜。在圖1中，重疊NFET的應力膜500部分被稱為902。重疊PFET 20的膜的其餘部分在圖1中被稱為901。
如圖9進一步所示，第二應力膜990優選被特別形成來將張應力膜塗敷到NFET 10。如所示，此第二應力膜990被形成位重疊NFET 10和PFET 20二者。第二層膜990優選包括諸如氮化矽之類的張應力的氮化物膜，用來將張應力施加到NFET 10。此第二膜990的厚度和特性被選擇成將所需水平的張應力賦予NFET 10的溝道區。
一旦形成了第二應力膜990，先前形成的氧化物層550就起作用來使應力膜990與下方受壓應力的PFET 20保持足夠的距離，以便不幹擾希望要引入在PFET 20溝道區中的壓應力的大小。
如圖10進一步所示，介質材料1000被澱積在包含NFET 10和PFET 20的結構上。此介質層可以由各種絕緣材料組成，諸如例如TEOS澱積的氧化物之類的氧化物、諸如硼磷矽酸鹽(BPSG)玻璃之類的摻雜的玻璃、或諸如有機材料之類的低介電常數介質。
再次參照圖1，為了完成此結構，導電通道被形成在介質區中，以便提供接觸排列在源和漏區上的矽化物區32的導電通道1100以及接觸柵導體的矽化物區28的導電通道1102。用諸如金屬或金屬矽化物之類的導電材料來填充導電通道，以便提供到NFET和PFET的電連接。
在本發明的範圍內嘗試了許多變化。在一個實施方案中，應力膜被形成來將應力賦予PFET和NFET之外的器件(例如僅僅作為例子有選通二極體、可控矽整流器、三端雙向閘流電晶體等)的導電溝道。
在這種變化中，代替形成第二應力膜之前在PFET上的中間層澱積和圖形化，可以在NFET和PFET上形成第二應力膜，然後圖形化以便從重疊PFET的部分上清除此膜，倘若這些步驟在比較低的溫度下並在避免改變單一應力膜壓應力部分901(圖1)的特性的條件下被執行的話。
在上述實施方案的一種變化中，澱積在NFET和PFET上的單一應力膜具有第一幅度的張應力。此膜將具有所需高幅度的張應力賦予NFET的導電溝道。在形成單一應力膜之後，NFET被掩蔽，並將離子(例如Ge離子)注入到重疊PFET的單一應力膜部分中。在退火之後，重疊PFET的單一應力膜部分就具有幅度比第一幅度小得多的張應力、或零應力、或壓應力。在這一實施方案中，重疊PFET的第二應力膜最好具有高幅度的壓應力，以便將所希望的高幅度壓應力提供給PFET的導電溝道。
雖然參照其一些優選實施方案已經描述了本發明，但本技術領域熟練人員可以理解的是，在不偏離本發明的範圍和構思的情況下能夠作出的許多修正和增強，僅僅受到所附權利要求的限制。
權利要求
1.一種半導體器件結構，它包含第一半導體器件；第二半導體器件；設置在所述第一和第二半導體器件二者上的單一應力膜，所述應力膜具有重疊所述第一半導體器件的第一部分，所述第一部分將第一幅度的壓應力賦予所述第一半導體器件的導電溝道，所述應力膜還具有重疊所述第二半導體器件的第二部分，所述第二部分不將所述第一幅度的壓應力賦予所述第二半導體器件的導電溝道，所述第二部分包括不存在於所述第二部分中的離子濃度，致使所述第二部分將幅度比所述第一幅度小得多的壓應力、零應力、以及張應力之一賦予所述第二半導體器件的所述導電溝道。
2.權利要求1所述的半導體器件結構，其中，所述第一半導體器件包括p型場效應電晶體即PFET，且所述第二半導體器件包括n型場效應電晶體即NFET。
3.權利要求2所述的半導體器件結構，其中，所述單一應力膜包括氮化矽，且所述離子濃度包括注入的鍺即Ge離子的濃度。
4.權利要求3所述的半導體器件結構，還包含重疊所述PFET和所述NFET的第二應力膜，所述第二應力膜將張應力賦予所述NFET的所述導電溝道，還包含在所述第一和所述第二應力膜之間重疊所述PFET的中間層，所述中間層不重疊所述NFET。
5.權利要求2所述的半導體器件結構，其中，所述第二應力膜主要由氮化物組成。
6.權利要求2所述的半導體器件結構，其中，所述第二應力膜由氮化矽組成。
7.權利要求2所述的半導體器件結構，其中，所述中間層包括共形介質材料。
8.權利要求2所述的半導體器件結構，其中，所述中間層主要由氧化物組成。
9.權利要求8所述的半導體器件結構，其中，所述中間層由二氧化矽組成。
10.權利要求8所述的半導體器件結構，其中，所述中間層的厚度為100-300埃。
11.一種半導體器件結構，它包含第一半導體器件；第二半導體器件；設置在所述第一和第二半導體器件二者上的單一應力膜，所述應力膜具有重疊所述第一半導體器件的第一部分，所述應力膜將第一幅度的張應力賦予所述第一半導體器件的導電溝道，所述應力膜還具有重疊所述第二半導體器件的第二部分，所述第二部分不將所述第一幅度的張應力賦予所述第二半導體器件的導電溝道，所述第二部分包括不存在於所述第二部分中的離子濃度，致使所述第二部分將幅度比所述第一幅度小得多的張應力、零應力、以及壓應力之一賦予所述第二半導體器件的所述導電溝道。
12.一種製造半導體器件結構的方法，它包含製作p型場效應電晶體即PFET和n型場效應電晶體即NFET，所述NFET和所述PFET各具有設置在襯底的單晶半導體區中的導電溝道；在所述PFET和所述NFET上形成具有第一幅度壓應力的應力膜；用掩模來覆蓋所述PFET，同時暴露所述NFET；對重疊所述NFET的所述應力膜的一部分進行離子注入，所述掩模保護重疊所述PFET的所述應力膜的其它部分免受所述離子注入；以及對所述襯底進行退火，從而，所述應力膜的所述被注入部分的所述壓應力，通過所述退火從所述第一幅度大幅度地降低，致使重疊所述NFET的所述被注入的部分將幅度大幅度地降低了的壓應力、零應力、以及張應力之一賦予所述NFET的所述導電溝道，且所述其它部分繼續將所述第一幅度的壓應力賦予所述PFET的所述導電溝道。
13.權利要求12的方法，還包含下列步驟形成在所述第一與所述第二應力膜之間重疊所述PFET的中間層，所述中間層不重疊所述NFET；以及形成重疊所述PFET和所述NFET的第二應力膜，所述第二應力膜將張應力賦予所述NFET的所述導電溝道。
14.權利要求13的方法，其中，所述第二應力膜主要由氮化矽組成。
15.權利要求13的方法，其中，所述中間層主要由氧化物組成。
16.權利要求15的方法，其中，所述中間層主要由二氧化矽組成。
17.權利要求16的方法，其中，所述二氧化矽層在低溫下被澱積。
18.權利要求17的方法，其中，所述二氧化矽從原矽酸四乙酯即TEOS前體被澱積。
19.權利要求12的方法，其中，所述應力膜的厚度被改變，以便調節所述應力的幅度。
20.權利要求12的方法，其中，所述離子注入的特性被改變，以便調節所述應力的幅度。
全文摘要
提供了一種半導體器件結構，它包括第一半導體器件；第二半導體器件；以及排列在第一和第二半導體器件二者上的單一應力膜。此應力膜具有重疊第一半導體器件的第一部分，此第一部分將第一幅度的壓應力賦予第一半導體器件的導電溝道，此應力膜還具有重疊第二半導體器件的第二部分，此第二部分不將第一幅度的壓應力賦予第二半導體器件的導電溝道，第二部分包括不存在於第一部分中的離子濃度，致使第二部分將幅度比第一幅度小得多的壓應力、零應力、以及張應力之一賦予第二半導體器件的導電溝道。
文檔編號H01L21/8238GK1783496SQ20051009157
公開日2006年6月7日 申請日期2005年8月23日 優先權日2004年11月30日
發明者陳永聰, 李永明, 楊海寧 申請人:國際商業機器公司, 特許半導體製造有限公司