垂直式半導體結構及其製造方法與流程
2023-07-12 08:26:16
本發明是關於垂直式半導體元件結構及其製造方法。
背景技術：
電晶體是現代集成電路的關鍵部件。為了滿足日益加快的開關速率的需求，電晶體的驅動電流需要日益升高。同時，電晶體的柵極長度被不斷地按比例縮小。按比例縮小柵極長度導致被稱為「短通道效應」的不良效應，此效應使柵極對電流流動的控制被折中。短通道效應包括漏極引致能障下降(drain-induced barrier lowering,DIBL)和亞臨界斜率的退化，此兩者都會導致電晶體的效能降級。
多柵極電晶體架構的使用可藉由改良對通道上柵極的靜電控制來幫助減輕短通道效應。因而開發了鰭場效應電晶體(Fin field-effect transistor,FinFET)。為了進一步增強對通道的控制以及減少短通道效應，亦開發了具有柵極環繞(gate-all-around)結構的電晶體，其中相應的電晶體亦被稱為柵極環繞型電晶體。在柵極環繞型電晶體中，柵極介電層和柵電極完全環繞通道區域。此配置提供對通道的良好控制，並且短通道效應被減少。
技術實現要素：
本揭露的一實施例提供一種垂直式半導體結構，包括在基板中的第一摻雜區域、從第一摻雜區域延伸的第一垂直通道、在第一摻雜區域的頂表面中的第一金屬半導體化合物區域，且第一金屬半導體化合物區域沿著該第一垂直通道的至少兩個側邊延伸，以及圍繞第一垂直通道的第一柵電極。
本揭露的另一實施例提供一種半導體元件，半導體元件包括在基板中的第一源極區、從第一源極區延伸的第一納米棒通道，第一納米棒通道具有側壁與頂表面、在第一納米棒通道的頂表面上的第一漏極區、在第一源極區的頂表面 中的第一金屬半導體化合物區域，且第一金屬半導體化合物區域沿著該第一納米棒通道的至少兩個側壁延伸，以及圍繞第一納米棒通道的側壁的第一柵電極。
本揭露的另一個實施例提供一種半導體元件的製作方法，包括在基板中形成第一源極/漏極區、形成從第一源極/漏極區延伸的第一垂直通道、在第一源極/漏極區的頂表面中形成第一金屬半導體化合物區域，且第一金屬半導體化合物區域沿著第一垂直通道的至少兩個側邊延伸、在第一垂直通道的頂表面中形成第二源極/漏極區，以及圍繞第一垂直通道形成第一柵電極。
附圖說明
當結合附圖閱讀以下詳細描述時，本揭露的各態樣將最易於理解。應注意的是，根據業標準操作規程，各種特徵結構可能並非按比例繪製。事實上，為了論述的清晰性，可以任意地增大或減小各種特徵結構的尺寸。
圖1是根據一些實施例在處理的中間步驟處的垂直式柵極環繞(Vertical Gate-All-Around,VGAA)元件結構的平面圖；
圖2到圖22是根據一些實施例在用於形成垂直式柵極環繞元件的製程期間的中間步驟的橫截面圖；
圖23A和圖23B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
圖24A和圖24B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
圖25A、圖25B和圖25C是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
圖26A和圖26B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
圖27A、圖27B、圖27C和圖27D是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
圖28A和圖28B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖；
其中，符號說明：
60 基板 62 第一區域
64 第二區域 66 掩模層
68 隔離區 70 掩模蓋
72 垂直通道結構 74 填充介電層
76 底層 78 光阻劑
80 p型摻雜的阱 82 n+摻雜的源極/漏極區
84 底層 86 光阻劑
88 n型摻雜的阱 90 P+摻雜的源極/漏極區
92 間隔物 94 金屬半導體化合物區域
96 金屬半導體化合物區域 100 第一介電層
102 柵極介電層 104 柵電極層
106 第二介電層 108 光阻劑
110 n+摻雜的源極/漏極區 112 光阻劑
114 P+摻雜的源極/漏極區 116 間隔物
118 第三介電層 120 半導體層
122 金屬半導體化合物區域 124 第四介電層
126 觸點 128 觸點
130 觸點 150 金屬半導體化合物區域
150A 金屬半導體化合物區域 150B 金屬半導體化合物區域
150C 金屬半導體化合物區域 150D 金屬半導體化合物區域
150E 金屬半導體化合物區域 150F 金屬半導體化合物區域
S1、S2 間距 W1、W2 寬度。
具體實施方式
以下揭示內容提供用於實施本發明的不同特徵結構的許多不同的實施例或範例。部件及配置的特定範例描述如下，以簡化本揭露。該些當然僅為範例並且並不意欲作為限制。例如，以下描述中在第二特徵結構上方或上面形成第一特徵結構可包括其中該些第一和第二特徵結構是以直接接觸形成的實施例，以及亦可包括其中可在該些第一和第二特徵結構之間形成額外的特徵結構以使得該些第一和第二特徵結構可不直接接觸的實施例。
此外，本揭露可在各個範例中重複參考標號及/或字母。此重複是出於簡潔明了的目的並且其本身並非指示所論述的各個實施例及/或配置之間的關係。
此外，空間相對術語，諸如「在……下方」、「在……下面」、「在……下部」、「在……上方」、「在……上部」等等可在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。應理解的是該些空間相對術語意欲涵蓋使用或操作中的元件除了在附圖中描述的方向以外的不同方向。該設備可以其他方式方向(旋轉90度或者為其他方向)，並且本文使用的空間相對描述詞可據此類似地解釋。
根據各個示例性實施例提供了具有各種元件和金屬半導體化合物(有時被稱為矽化物)配置的垂直式柵極環繞(Gate-All-Around,VGAA)元件。該些實施例的多個變型亦被討論。貫穿各個視圖和說明性實施例，使用類似的參考數字來表示類似的元件。此外，本文所論述的方法實施例可被論述為以特定次序執行；然而可以任何邏輯次序來執行其他的方法實施例。
圖1是根據一些實施例處於處理中的中間步驟的垂直式柵極環繞元件結構的平面圖。元件包括基板60，基板60包括用於形成第一元件類型(例如，n型)的第一區域62，以及用於形成第二元件類型(例如，p型)的第二區域64。第一區域62與第二區域64包括垂直通道結構72。在一些實施例中，垂直通道結構72被稱為納米棒，但是其他的垂直通道結構形狀及配置亦是可能的，諸如納米線、多重納米線、多重納米棒等等。在一些實施例中，垂直通道結構72成對地形成在第一區域62與第二區域64中，並且每一對垂直通道結構72具有環繞該對中的兩個垂直通道結構72的側邊的單一柵電極。
圖2到圖22是根據一些實施例在用於形成垂直式柵極環繞元件的製程期間的中間步驟的橫截面圖。各種視圖不一定表示下文論述的在圖23A到圖28B中的元件與金屬半導體化合物配置的橫截面或者布局。
提供圖2到圖24A的橫截面圖，圖1的平面圖，以及在該些視圖的情況中論述的方法來說明垂直式柵極環繞元件結構的態樣，以及垂直式柵極環繞元件結構是如何形成的，以及為關於後續平面圖與配置論述的特徵結構提供參照。本領域的一般技藝人士將輕易地理解如何將圖1到圖22的論述應用於後續論述的平面圖。
圖2繪示具有掩模層66與隔離區68的基板60。基板60可為塊狀半導體基板、絕緣體上半導體(semiconductor-on-insulator,SOI)基板、多層或者梯度基板等等。該基板60的半導體可包括任何半導體材料，諸如元素半導體，如矽、鍺等等；化合物或者合金半導體，包括SiC、SiP、SiPC、GaAs、GaP、InP、InAs、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP，及/或GalnAsP等等，或其組合。基板60亦可為例如園片，園片可進一步為矽園片。基板60包括用於形成第一元件類型(例如，n型)的第一區域62，以及用於形成第二元件類型(例如，p型)的第二區域64。
在基板60上沉積掩模層66，諸如硬掩模。掩模層66可用例如氮化矽、碳化矽、氧氮化矽、碳氮化矽等等形成，並且可使用化學氣相沉積(Chemical Vapor Deposition,CVD)、等離子增強化學氣相沉積(Plasma-Enhanced CVD，PECVD)、原子層沉積(Atomic Layer Deposition,ALD)等等形成。隨後圖案化掩模層66以暴露基板60，以及在基板60中付蝕凹槽或者溝槽。圖案化與付蝕步驟可使用可接受的光刻與付蝕製程，諸如反應性離子付蝕(Reactive Ion Etching,RIE)等等。
隨後用介電材料填充該基板60中的凹槽以形成隔離區68。隔離區68可被稱為淺溝槽隔離(Shallow Trench Isolation,STI)區域。隔離區68可由藉由例如高密度等離子沉積的氧化矽形成，但是亦可使用根據各種技術形成的其他介電材料。可執行平坦化製程，諸如化學機械研磨(Chemical Mechanical Polish,CMP)，以移除過量的介電材料以及使得隔離區68的頂表面形成為與掩模層66的頂表面共平面。在其他實施例中，可以藉由用熱氧化生長介電材料(諸如，氧化矽)來形成隔離區68。
在圖3中，用與待形成的通道結構對應的開口圖案化掩模層66，並且在掩模層66的每一開口中形成掩模蓋70。可使用可接受的光刻與付蝕製程(諸如RIE等等)圖案化掩模層66。可以藉由在開口中以及在掩模層66上沉積具有與掩模層66不同的付蝕選擇性的材料來形成掩模蓋70。掩模蓋70的材料可為例如氮化矽、碳化矽、氧氮化矽、碳氮化矽等等，並且可使用CVD、PECVD、ALD等等來形成掩模蓋70。隨後可諸如藉由CMP平坦化掩模蓋70的材料，以形成具有與掩模層66的頂表面共平面的頂表面的掩模蓋70。
在圖4中，諸如藉由對掩模層66具有選擇性的適當付蝕移除掩模層66。在圖5中，從基板60形成垂直通道結構72。使用掩模蓋70作為掩模，諸如藉由使用如 RIE等等的適當的非等向性付蝕來使基板60凹陷以形成垂直通道結構72。垂直通道結構72可在與基板60的頂表面平行的平面中具有圓形、正方形、矩形、卵形、橢圓形等等的截面。垂直通道結構72可被稱為納米棒。雖然描繪為本文論述的製程中形成的每一電晶體或元件具有一個垂直通道結構72，但是每一電晶體或元件可包括多個垂直通道結構，垂直通道結構72可具有任何適當的形狀或者形狀組合。在其他實施例中，垂直通道結構72可包括外延地生長垂直通道結構72。外延生長可使用Ge、SiGe、SiC、SiP、SiPC、III-V族材料等等，或其組合。示例性的III-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN，以及AlPN。
在圖6中，在基板60上以及圍繞垂直通道結構72形成填充介電層74。在一些實施例中，填充介電層74是藉由可流動的CVD(FCVD)(例如，在遠端等離子系統中基於CVD的材料沉積)與後固化(諸如退火)形成的氧化物。在其他實施例中，可藉由另一沉積技術，諸如CVD、PECVD等等，或其組合來形成填充介電層74，並且填充介電層74可為介電材料，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、無摻雜的矽酸鹽玻璃(un-doped silicate glass,USG)、氮化物、氧氮化物等等。在沉積填充介電層74之後，可執行CMP以將填充介電層74平坦化成具有與掩模蓋70的頂表面以及隔離區68的頂表面共平面的頂表面。在圖7中，諸如藉由使用適當的付蝕(諸如RIE等等)回蝕填充介電層74與隔離區68，以使得垂直通道結構72從填充介電層74突伸。
在圖8中，在基板60的第二區域64上形成底層76與光阻劑78。底層76可包括藉由使用CVD、PECVD、ALD等等形成的硬掩模材料，諸如氮化矽、碳化矽、氧氮化矽、碳氮化矽等等。可諸如藉由CMP平坦化底層76。可首先在基板60的第一區域62與第二區域64中形成底層76。隨後在第二區域64中的底層76上形成以及圖案化光阻劑78。可藉由使用旋壓技術形成光阻劑78以及使用可接受的光刻技術圖案化光阻劑78。隨後可諸如使用光阻劑78作為掩模，藉由付蝕(諸如RIE等等)移除該第一區域62中的部分底層76。在移除底層76之後，可從基板60的第一區域62移除填充介電層74。當暴露基板60的第一區域62時，底層76可保留在基板60的第二區域64中。
一旦形成底層76與光阻劑78，就將p型摻雜劑植入基板60的第一區域62中以形成p型摻雜的阱80。用於植入p型摻雜劑的示例性物質包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等等，或其組合。p型摻雜的阱80中的p型摻雜劑濃度可在從約1×1017cm-3到約5×1019cm-3的範圍中。隨後，在基板60的第一區域62中的p型摻雜的阱80內植入n型摻雜劑以形成n+摻雜的源極/漏極區82。用於植入n型摻雜劑的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等等，或其組合。n+摻雜的源極/漏極區82中的n型摻雜劑濃度可在從約1×1020cm-3到約7×1021cm-3的範圍中。隨後可諸如藉由如適當的灰化移除光阻劑78以及藉由付蝕移除底層76來移除底層76與光阻劑78。
在圖9中，在基板60的第一區域62上形成底層84與光阻劑86。底層84可包括藉由使用CVD、PECVD、ALD等等形成的硬掩模材料，諸如氮化矽、碳化矽、氧氮化矽、碳氮化矽等等。可諸如藉由CMP平坦化該底層84。可首先在基板60的第一區域62與第二區域64中形成底層84。隨後在該第二區域64中的底層84上形成以及圖案化光阻劑86。可藉由使用旋壓技術形成光阻劑86以及使用可接受的光刻技術圖案化該光阻劑86。隨後可諸如使用光阻劑86作為掩模，藉由付蝕(諸如RIE等等)移除該第二區域64中的部分底層84。在移除底層84的後，可從基板60的第二區域64移除填充介電層74。當暴露基板60的第二區域64時，底層84可保留在基板60的第一區域62中。
一旦形成底層84與光阻劑86，就在基板60的第二區域64中植入n型摻雜劑以形成n型摻雜的阱88。用於植入n型摻雜劑的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等等，或其組合。n型摻雜的阱88中的n型摻雜劑濃度可在從約1×1017cm-3到約5×1019cm-3的範圍中。隨後，在基板60的第二區域64中的n型摻雜的阱88內植入p型摻雜劑以形成P+摻雜的源極/漏極區90。用於植入p型摻雜劑的示例性物質包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等等，或其組合。P+摻雜的源極/漏極區90中的p型摻雜劑濃度可在從約5×1019cm-3到約5×1021cm-3的範圍中。隨後可諸如藉由如適當的灰化移除光阻劑86以及藉由付蝕移除底層84來移除底層84與光阻劑86。
在圖10中，圍繞垂直通道結構72的側壁形成間隔物92。在一些實施例中，在基板60上方以及沿著垂直通道結構72的側壁共形地沉積間隔層，以使得間隔層實質上在該層各處具有相同的厚度。在一些實施例中，間隔層是由SiN、SiON、 SiC、SiCN、SiOCN等等，或其組合構成的。可使用適當的沉積過程，諸如ALD、CVD、PVD等等，或其組合來沉積間隔層。隨後諸如藉由使用等離子付蝕(如RIE等等)移除共形間隔層的實質上水平部分，來非等向性地付蝕間隔層。共形的間隔層的剩餘垂直部分圍繞以及沿著垂直通道結構72的側壁形成間隔物92。
在圖11中，在第一區域62中形成金屬半導體化合物區域94，以及在第二區域64中形成金屬半導體化合物區域96。可藉由在基板60上沉積金屬以及使金屬與半導體(諸如，基板60的半導體材料)反應來形成金屬半導體化合物區域94與96。在一些實施例中，金屬可包括鈷、鈦、鎳、鎢等等，或其組合，並且可藉由物理氣相沉積(Physical Vapor Deposition,PVD)、ALD、CVD等等或其組合來沉積金屬。可藉由使用退火(有時被稱作自動對準矽化(salicidation)步驟)而使金屬與半導體反應。可使用對在退火之後保留的任何未反應金屬的材料具有選擇性的付蝕(諸如，包括NH4OH等等的付蝕)來移除該未反應的金屬。在一些實施例中，以多重退火步驟執行退火過程。例如，在從約200℃到約500℃的範圍中的第一溫度下執行第一退火步驟，以及在從約500℃到約950℃的範圍中的第二溫度下執行第二退火步驟。金屬半導體化合物區域94與96可包括CoSi、CoNiSi、TiSi、NiSi、WSi等等，或其組合。
間隔物92與掩模蓋70用以防止金屬在退火期間與垂直通道結構72的半導體材料反應。在基板60的第一區域62與第二區域64中半導體材料的暴露部分上形成金屬半導體化合物區域94與96。如圖所示，金屬半導體化合物區域94與96分別形成在源極/漏極區82與90的不在間隔物92下方或不受間隔物92保護的全部暴露部分中。在其他實施例中，金屬半導體化合物區域94與96可在基板60中被形成到更大或更小的程度。在一些實施例中，金屬半導體化合物區域94與96完全圍繞相應的一或多個垂直通道結構72。在一些其他實施例中，金屬半導體化合物區域94與96部分地圍繞相應的一或多個垂直通道結構72。在一些實施例中，間隔物92被省略，並且金屬半導體化合物區域94與96可更靠近垂直通道結構72或者甚至底切垂直通道結構72。金屬半導體化合物區域94與96可與垂直通道結構72的側壁間隔間距S1。在一些實施例中，該間距S1在從約-3nm到約20nm的範圍中。換言之，金屬半導體化合物區域94與96可底切垂直通道結構72的側壁至多達約3nm(因此，間距S1的下限為約-3nm)或者與側壁間隔至多達20nm。在一些實施例中，間距S1小於10nm。
在其他實施例中，可使用其他傳導特徵結構來替代金屬半導體化合物區域94與96，或者與金屬半導體化合物區域94與96組合使用。例如，在第一區域62中，可使用外延生長材料，諸如SiP、SiC、SiPC、Si、Ge、III-V族材料，其組合等等。例如，在第二區域64中，可使用外延生長材料，諸如SiGe、Ge、含Ge材料、SiP、SiC、III-V族材料，其組合等等。
雖然圖中未繪示，但是可執行通道植入來摻雜垂直通道結構72。植入過程可包括掩模區域，如上文關於圖8與圖9所論述的。可將n型摻雜劑植入基板60的第二區域64中的垂直通道結構72內以形成n型摻雜通道。用於植入n型摻雜劑的示例性物質包括砷(As)、磷(P)、銻(Sb)、鍺(Ge)、氮(N)、碳(C)等等，或其組合。n型摻雜通道中的n型摻雜劑濃度可在從約1×1012cm-3到約5×1013cm-3的範圍中。可將p型摻雜劑植入基板60的第一區域62中的垂直通道結構72內以形成p型摻雜通道。用於植入p型摻雜劑的示例性物質包括硼(B)、BF2、銦(In)、鍺(Ge)、氮(N)、碳(C)等等，或其組合。p型摻雜通道中的p型摻雜劑濃度可在從約1×1012cm-3到約5×1013cm-3的範圍中。
在圖13中，形成柵極介電層102與柵電極層104。在垂直通道結構72上，諸如在掩模蓋70的頂表面上方以及沿著垂直通道結構72的側壁共形地沉積柵極介電層102。根據一些實施例，柵極介電層102包括氧化矽、氮化矽，或多層該些材料。在其他實施例中，柵極介電層102包括高k介電材料，以及在該些實施例中柵極介電層102可具有大於約7.0，或者甚至大於約10.0的K值。高k介電材料可包括SiON、Si3N4、Ta2O5、Al2O3、Hf氧化物、Ta氧化物、Al氧化物等等，及其組合。柵極介電層102的形成方法可包括分子束沉積(MBD)、ALD、PECVD等等，或其組合。然後，在柵極介電層102上方沉積柵電極層104。柵電極層104可包括含金屬材料，諸如TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、PtSi、矽化物的多晶矽、含Cu材料、耐火材料等等，其組合，或者多層該些材料。在圖14中，諸如藉由使用可接受的光刻與付蝕製程(諸如RIE等等)來圖案化柵電極層104與柵極介電層102。
在圖15中，在第一介電層100與柵電極層104上以及圍繞該些垂直通道結構72形成第二介電層106。第二介電層106可包括藉由任何合適的方法如CVD、PECVD、旋塗等等，或其組合形成的氧化矽、四乙氧基矽烷(tetraethyl orthosilicate,TEOS)、PSG、BPSG、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、SiOxCy、 旋壓玻璃、旋壓聚合物、矽碳材料，其化合物，其複合物，其組合等等。在一些實施例中，第二介電層106被沉積為具有大於柵電極層104的高度的厚度。隨後執行平坦化過程，諸如CMP，以形成與第二介電層106的頂表面共平面的柵電極層104的頂表面。隨後，進行受控的回蝕，諸如非等向性付蝕，來將第二介電層106付蝕到適當的厚度。第二介電層106可用於多種目的，諸如層間介電質(Inter-Layer Dielectric,ILD)。
在圖16中，回蝕柵電極層104與柵極介電層102，以及從垂直通道結構72上方移除掩模蓋70。可使用受控回蝕來回付蝕柵電極層104與柵極介電層102，該受控回蝕使用適當的付蝕製程，諸如對柵電極層104與柵極介電層102的材料具有選擇性的非等向性或者等向性的付蝕。在回蝕柵電極層104與柵極介電層102之後，諸如藉由使用對掩模蓋70的材料具有選擇性的適當付蝕製程來移除掩模蓋70。在回蝕第二介電層106、柵電極層104與柵極介電層102之後，垂直通道結構72從第二介電層106、柵電極層104與柵極介電層102中的每一層並且在該些層中的每一者上方突伸。
在圖17中，在第二介電層106、柵電極層104、柵極介電層102，以及基板60的第二區域64中的垂直通道結構72上形成光阻劑108。可藉由使用旋壓技術形成光阻劑108以及使用可接受的光刻技術圖案化該光阻劑108。一旦形成光阻劑108，就在基板60的第一區域62中植入n型摻雜劑。在基板60的第一區域62中的垂直通道結構72內植入n型摻雜劑以在第一區域62中在第二介電層106、柵電極層104以及柵極介電層102上方突伸的的垂直通道結構72的部分內形成n+摻雜的源極/漏極區110。用於植入n型摻雜劑的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等等，或其組合。n+摻雜的源極/漏極區110中的n型摻雜劑濃度可在從約1×1020cm-3到約7×1021cm-3的範圍中。隨後可諸如藉由適當的灰化移除光阻劑108。
在圖18中，在第二介電層106、柵電極層104、柵極介電層102，以及基板60的第一區域62中的垂直通道結構72上形成光阻劑112。可藉由使用旋壓技術形成光阻劑112以及使用可接受的光刻技術圖案化該光阻劑112。一旦形成光阻劑112，就在基板60的第二區域64中植入p型摻雜劑。在基板60的第二區域64中的垂直通道結構72內植入p型摻雜劑以在第二區域64中在第二介電層106、柵電極層104以及柵極介電層102上方突伸的垂直通道結構72的部分內形成P+摻雜的源極/漏極 區114。用於植入p型摻雜劑的示例性物質包括硼(B)、BF2、銦(In)、氮(N)、碳(C)等等，或其組合。P+摻雜的源極/漏極區114中的p型摻雜劑濃度可在從約1×1020cm-3到約5×1021cm-3的範圍中。隨後可諸如藉由適當的灰化移除光阻劑112。
在圖19中，圍繞以及沿著垂直通道結構72地在第二介電層106、柵電極層104以及柵極介電層102上方突伸的部分的側壁形成間隔物116。在一些實施例中，在第二介電層106、柵電極層104，柵極介電層102以及垂直通道結構72上方以及沿著垂直通道結構72的側壁共形地沉積間隔層，以使得間隔層實質上在該層各處具有相同的厚度。在一些實施例中，間隔層是由SiN、SiON、SiC、SiCN、SiOCN等等，或其組合構成的。可使用適當的沉積過程，諸如ALD、CVD、PVD等等，或其組合來沉積間隔層。隨後諸如藉由使用等離子付蝕(如RIE等等)移除共形間隔層的實質上水平部分，來非等向性地付蝕間隔層。共形間隔層的剩餘垂直部分圍繞以及沿著垂直通道結構72的在第二介電層106、柵電極層104以及柵極介電層102上方突伸的側壁形成間隔物116。
在圖20中，在第二介電層106與間隔物116上以及圍繞垂直通道結構72形成第三介電層118，以及在第三介電層118上方形成半導體層120。第三介電層118可包括藉由任何合適的方法如CVD、PECVD、旋壓等等，或其組合形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋壓玻璃、旋壓聚合物、矽碳材料，其化合物，其複合物，其組合等等。在一些實施例中，第三介電層118被沉積為具有大於垂直通道結構72的高度的厚度。隨後執行平坦化過程，諸如CMP，以形成與第三介電層118的頂表面共平面的垂直通道結構72的頂表面。此可致使垂直通道結構72的源極/漏極區110與114被經由第三介電層118暴露。
在第三介電層118上方，以及在垂直通道結構72的暴露表面上形成半導體層120。半導體層120可以是矽，諸如多晶矽或非晶矽等等。可以使用任何合適的方法諸如CVD、PECVD等等或其組合來形成半導體層120。
在圖21中，在第三介電層118上方，以及在垂直通道結構72的暴露表面上形成金屬半導體化合物區域122。在一些實施例中，圖案化半導體層120以對應金屬半導體化合物區域122。隨後可在半導體層120的剩餘部分上以及在第三介電層118上沉積金屬。金屬可與半導體層120的剩餘部分反應。在一些實施例中，金屬可包括鈷、鈦、鎳、鎢等等，或其組合，並且可藉由PVD、ALD、CVD等等或其組合來沉積該金屬。可藉由使用退火而使金屬與半導體層120反應。可使 用對在退火之後保留的任何未反應金屬的材料具有選擇性的付蝕來移除未反應的金屬。金屬半導體化合物區域122可包括CoSi、CoNiSi、TiSi、NiSi、WSi、PtSi、MoSi等等，或其組合。在其他實施例中，可使用其他傳導特徵結構來替代或者與金屬半導體化合物區域122組合使用，諸如可為摻雜的半導體；金屬，諸如W、Cu與Al；金屬合金，諸如TiN與TaN；等等，或其組合。
在圖22中，在第三介電層118與金屬半導體化合物區域122上方形成第四介電層124，諸如ILD，以及穿過各個介電層到各個元件形成觸點(contact)126、128與130。第四介電層124可包括藉由任何合適的方法如CVD、PECVD、旋壓等等，或其組合形成的氧化矽、TEOS、PSG、BPSG、FSG、SiOxCy、旋壓玻璃、旋壓聚合物、矽碳材料，其化合物，其複合物，其組合等等。可執行平坦化過程(諸如CMP)來平坦化第二介電層106。
可使用一或多個付蝕步驟形成用於觸點126、128與130的開口。穿過第四介電層124、第三介電層118、第二介電層106與第一介電層100到相應的金屬半導體化合物區域94與96付蝕用於觸點126的開口。穿過第四介電層124到相應的金屬半導體化合物區域122付蝕用於觸點128的開口。穿過第四介電層124、第三介電層118與第二介電層106到相應的柵電極層104付蝕用於觸點130的開口。可使用可接受的光刻與付蝕技術形成該些開口。
在開口中形成襯墊(liner)，諸如，擴散阻障層、粘附層等等與導電材料。襯墊可包括藉由ALD、CVD等等形成的鈦、氮化鈦、鉭、氮化鉭等等。導電材料可為藉由ALD、CVD、PVD等等形成的銅、銅合金、銀、黃金、鎢、鋁、鎳等等。可執行平坦化過程(諸如CMP)以從第四介電層124的表面移除過量的材料。剩餘襯墊與導電材料在開口中形成觸點126、128與130。觸點126實體地且電性地耦接到相應的金屬半導體化合物區域94與96。觸點128實體地且電性地耦接到相應的金屬半導體化合物區域122。觸點130實體地且電性地耦接到相應的柵電極層104。觸點126可被稱為主動區觸點或者源極觸點。觸點128可被稱為頂板觸點或者漏極觸點。觸點130可被稱為柵極觸點。
本領域一般技藝人士將輕易地理解可形成額外的介電層(諸如IMD)，介電層可包括額外的敷金屬與通孔。此外，本領域一般技藝人士將輕易地理解可修改本文論述的層及/或水平面。例如，若上覆通孔延伸穿過介電層124、118、 106與100中的一或多者，諸如當上覆通孔實體地且電性地耦接金屬半導體化合物區域122時，可以修改及/或消除觸點126、128與130。
圖23A與圖23B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖23A以及圖23B的平面圖包括兩個垂直通道結構72(例如，納米棒)，垂直通道結構72具有鄰近垂直通道結構72的金屬半導體化合物區域150(150A、150B，以及150C)以及電性且實體地耦接到金屬半導體化合物區域150的觸點126。金屬半導體化合物區域150類似於如上論述的金屬半導體化合物區域94與96，以及在本文不再重複該描述。金屬半導體化合物區域150可取決於垂直式柵極環繞元件結構的構造而表示金屬半導體化合物區域94或96中的任意一個。
在圖23A到圖28B中，圖式中的對垂直通道結構72可具有鄰接每一對中的兩個垂直通道結構72的側邊的單一柵電極(例如104)。在其他實施例中，垂直通道結構72中的每一者可具有單獨的柵電極。
如上文所論述的，金屬半導體化合物區域150與垂直通道結構72的側壁及末端間隔間距S1。在一些實施例中，間距S1在從約-3nm到約20nm的範圍中。換言的，金屬半導體化合物區域150可底切垂直通道結構72的側壁至多達約3nm(因此，間距S1的下限為約-3nm)或者與側壁間隔至多達20nm。垂直通道結構72可與最接近的鄰近垂直通道結構72間隔間距S2。在一些實施例中，間距S2在從約1nm到約50nm的範圍中。
在圖23A與圖23B以及後續圖式中金屬半導體化合物區域150已經被繪示為被劃分為若干不同類型的金屬半導體化合物區域150(例如，150A、150B、150C等等)。此是為了幫助論述，以及在同一時刻藉由相同的製程形成各種類型的金屬半導體化合物區域150作為連續的金屬半導體化合物區域150。
沿著且鄰近於垂直通道結構72中的至少一者的側壁形成金屬半導體化合物區域150A，並且金屬半導體化合物區域150A具有與其直接接觸的觸點126。沿著以及鄰近於垂直通道結構72中的至少一者的末端形成金屬半導體化合物區域150B。在一些實施例中，金屬半導體化合物區域150B具有在從約1nm到約30nm的範圍中的寬度W1。沿著且在至少兩個垂直通道結構72之間形成金屬半導體化合物區域150C。在一些實施例中，金屬半導體化合物區域150A直接鄰接金屬半 導體化合物區域150B中的至少一者，以及金屬半導體化合物區域150B直接鄰接金屬半導體化合物區域150C中的至少一者。
在圖23A的實施例中，金屬半導體化合物區域150圍繞垂直通道結構72中一者的至少三個側邊以及垂直通道結構72中另一者的至少兩個側邊。在圖23A的實施例中，金屬半導體化合物區域150圍繞垂直通道結構72中一者的全部四邊以及垂直通道結構72中另一者的至少三個側邊。
圖24A與圖24B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖24A與圖24B中的實施例類似於圖23A與圖23B的實施例，區別在於圖24A與圖24B的實施例在相鄰垂直通道結構72之間不具有金屬半導體化合物區域150(參見圖23A與圖23B中的150C)。在本文不再重複先前描述的實施例的細節。
圖25A、圖25B和圖25C是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖25A、圖25B與圖25C中的實施例類似於上述實施例，區別在於圖25A、圖25B與圖25C中的實施例具有從彼此偏移以使得其末端不對準的垂直通道結構72。在本文不再重複先前描述的實施例的細節。
圖25A繪示其中金屬半導體化合物區域150B鄰近於垂直通道結構72中的一者的末端但是不鄰近於另一垂直通道結構72的末端的實施例。金屬半導體化合物區域150B的不對稱構造使得垂直通道結構72偏移。
圖25B繪示其中狹窄的金屬半導體化合物區域150B鄰近於垂直通道結構72中的一者的末端以及較寬的金屬半導體化合物區域150D鄰近於另一垂直通道結構72的末端的實施例。在一些實施例中，金屬半導體化合物區域150D具有在從約2nm到約60nm的範圍中的寬度W2。金屬半導體化合物區域150B與150D的不對稱構造使得垂直通道結構72偏移。
圖25C繪示類似於圖25B中的實施例的實施例，區別在於此實施例更包含另一金屬半導體化合物區域150A以及與此金屬半導體化合物區域150A直接接觸的另一觸點126。在此實施例中，每一垂直通道結構72具有金屬半導體化合物區域150A與觸點126。
圖26A和圖26B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖26A繪示類似於圖25B中的實施例的實施例， 區別在於此實施例更包含在垂直通道結構72的其他末端上的另一金屬半導體化合物區域150B以及另一金屬半導體化合物區域150D。在此實施例中，每一垂直通道結構72在垂直通道結構72的至少三個側邊上具有金屬半導體化合物區域150。
圖26B繪示類似於圖26A中的實施例的實施例，區別在於此實施例更包含另一金屬半導體化合物區域150A以及與此金屬半導體化合物區域150A直接接觸的另一觸點126。在此實施例中，每一垂直通道結構72具有金屬半導體化合物區域150A與觸點126，以及每一垂直通道結構72在垂直通道結構72的全部四邊上具有金屬半導體化合物區域150。
圖27A、圖27B、圖27C和圖27D是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖27A繪示類似於圖25A中的實施例的實施例，區別在於此實施例更包含在垂直通道結構72中的一者的末端上的金屬半導體化合物區域150D。在此實施例中，金屬半導體化合物區域150B是垂直通道結構72中的一者的一末端上的一個金屬半導體化合物區域，以及金屬半導體化合物區域150D是垂直通道結構72中的另一者的一相對末端上的一個金屬半導體化合物區域。
圖27B繪示類似於圖27A的實施例的實施例，區別在於在此實施例中每一垂直通道結構72在一個末端上具有金屬半導體化合物區域150B，而在另一末端上具有金屬半導體化合物區域150D。在此實施例中，垂直通道結構72中的一者在第一末端上具有金屬半導體化合物區域150B，以及在第二末端上具有金屬半導體化合物區域150D，而另一垂直通道結構在第一末端上具有金屬半導體化合物區域150D以及在第二末端上具有金屬半導體化合物區域150B。
圖27C繪示類似於圖27A的實施例的實施例，區別在於在此實施例中在垂直通道結構72之間不包括金屬半導體化合物區域150C。
圖27D繪示類似於圖27A的實施例的實施例，區別在於在此實施例中圖27A中的金屬半導體化合物區域150D被用較狹窄的金屬半導體化合物區域150B替代，以及此實施例更包含另一金屬半導體化合物區域150A以及與此金屬半導體化合物區域150A直接接觸的另一觸點126。
圖28A和圖28B是根據一些實施例形成的垂直式柵極環繞元件結構的金屬半導體化合物和元件配置的平面圖。圖28A與圖28B中的實施例類似於上述實施例， 區別在於圖28A與圖28B的實施例具有與鄰近於垂直通道結構72的末端的金屬半導體化合物區域150直接接觸的觸點126。在本文不再重複先前描述的實施例的細節。
沿著且鄰近於垂直通道結構72中的至少一者的末端形成金屬半導體化合物區域150E，並且金屬半導體化合物區域150E具有與其直接接觸的觸點126。沿著且鄰近於垂直通道結構72中的至少一者的側壁形成金屬半導體化合物區域150F。鄰近於垂直通道結構72中的至少一者的至少兩個側壁以及在至少兩個側壁之間形成金屬半導體化合物區域150G。在一些實施例中，金屬半導體化合物區域150F具有在從約1nm到約30nm的範圍中的寬度W1。在一些實施例中，金屬半導體化合物區域150E直接鄰接金屬半導體化合物區域150F中的至少一者，以及金屬半導體化合物區域150F直接鄰接金屬半導體化合物區域150C中的至少一者。
一些實施例可併入VGAA電晶體的新興技術。此外，一些實施例由於在源極/漏極觸點(例如觸點126)與如由至少部分地圍繞該些垂直通道結構72的金屬半導體化合物區域(例如，區域94、96及/或150)賦能的垂直通道結構(例如，結構72)之間的電阻降低而具有增進的效能。金屬半導體區域相較於覆於其上的摻雜區域(例如，區域80與88)具有降低的電阻，以及因此在垂直通道結構與源極/漏極觸點之間傳遞的電流可主要流經較低電阻的金屬半導體化合物區域，而非較高電阻的摻雜區域。此外，因為至少部分地圍繞(若非完全圍繞的話)垂直通道結構形成金屬半導體化合物區域，所以金屬半導體化合物區域的降低電阻的路徑可被用於垂直通道結構的幾乎任意部分，甚至當該垂直通道結構是細長的(諸如納米棒結構)時。藉由使金屬半導體化合物區域至少部分地圍繞該些垂直通道結構，元件電阻可被改善多達約百分之10。
先前概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭露的各態樣。本領域熟習此項技藝者應當了解到他們可容易地使用本揭露作為基礎來設計或者修改用於實行相同目的及/或實現本文引入的實施例的相同優勢的其他製程及結構。本領域熟習此項技藝者亦應當了解到，此類等效構造不脫離本揭露的精神及範疇，以及在不脫離本揭露的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。