集成電路的封裝製程的製作方法
2023-08-07 22:54:21
專利名稱：集成電路的封裝製程的製作方法
技術領域：
本發明是與集成電路後段製程有關，特別是關於一種集成電路的封裝製程。
背景技術：
傳統以導線架為基板的集成電路的封裝製程包含有粘晶(Die-attach)、打線(Wire-Bond)、模壓(MOlding)、去渣(Deflash)、電鍍(Plating)、雷射蓋印(Laser Marhng)以至於去結(Trim)、成形(Form)、切單(Singulate)、測試(Test)、包裝(Packing)等步驟；但其所製作出的集成電路元件的厚度大約在1.1mm以上，且其連接角外露，對於講求信號清晰與輕薄短小的高頻(RF)產品(如行動電話、PDA等)而言，由上述封裝製程所製造出的集成電路元件漸漸已無法符合上述視訊產品的要求。
因此，此類用於視訊產品的低厚度集成電路的封裝製程，大致是採用陶瓷基板(Ceramic substrate)為基材，該陶瓷基板上具有複數個次基板(Sub-substrate)用以供晶片(Die)固定於該等次基板上，然後將該各晶片與該各次基板的預定位置以金線作電性導通步驟，接著取預定劑量的封裝用膠材，以網板印刷的方式，將其塗布於該基板上，用以覆蓋該基板上的每一次基板以及每一晶片；待該封裝膠材固化後，切割該基板，使每一次基板分離，而形成獨立的低厚度集成電路元件。
上述的集成電路封裝製程步驟，因為所選用的陶瓷基板質地硬脆，無法沿用傳統採用導線架為基材以灌膠模壓的方式封裝，而必須以點膠後網版印刷的封裝方式來封裝，因此其封裝後的產品頂面不易平整，難以適用於大量作業生產。
本發明的主要目的，乃在於提供一種集成電路的封裝製程，其對於運用陶瓷基板為基板的集成電路(IC)，諸如RF IC元件，得以類似模壓方式大量快速完成封裝作業。
為達成上揭目的，依據本發明所提供一種集成電路的封裝製程，其包含有下列步驟(a)取一陶瓷基板(Ceramic Substrate)，其上具有複數個次基板(Sub-Substrate)，每一次基板上具有一晶片(Die)裝設區以及位於該晶片裝設區周邊的連接端子(Pad)；取複數個晶片，並將其分別固定於該陶瓷基板的次基板的晶片裝設區上；(b)將該各晶片與該基板的各次基板的連接端子予以電氣連接；(c)將上述(a)(b)步驟完成的晶片陶瓷基板置於一第一模穴中，取一第二模穴以靠近但未接觸到該陶瓷基板的方式蓋合於該第一模穴，以形成一封閉模穴；取預定劑量的封裝材灌注該封閉模穴中使該陶瓷基板朝上面除了臨近周緣側外皆形成有一預定高度的封裝材，用以覆蓋住陶瓷基板的每一次基板及每一晶片；(d)開模取出該陶瓷基板，切割分離出該各次基板，而形成獨立的集成電路元件。
圖1是本發明一較佳實施例的方塊流程圖；圖2是本發明一較佳實施倒的基板的上視圖；圖3是本發明一較佳實施例的次基板的上視圖；圖4是本發明一較佳實施例的次基板的底視圖；圖5是沿圖3中5-5剖線的剖視圖；圖6是本發明實施例的經粘晶、打線步驟後的半成品示意圖；圖7是本發明一較佳實施例的模壓結構示意圖一；圖8是本發明一較佳實施例的模壓結構示意圖二。
具體實施例方式
請參閱圖1所示，本發明實施例所提供的集成電路的封裝製程，包含有粘晶步驟(Die-attachProcess)、打線步驟(Wire-Bond Process)、成型步驟、雷射蓋印(Marking)、以及切單步驟(Singulate Process)等，其中該粘晶步驟包含有取一由陶瓷所製成的基板(Ceramic substrate)10，請參閱圖2，該基板10的中央具有複數個呈矩陣狀排列的次基板(Ceramicsubstrate)11，外圍具有一方形環狀的罩壓部12；請參閱圖3、圖4，每一次基板11的中央具有一晶片裝配區111，靠近四端角處各具有一連接端子(Gold Finger)112，每一連接端子112具有一搭接部113，與該晶片裝配區111位於同一側，一外接部114，位於該次基板11的另一側面，以及一連接部115，貫穿該次基板11，通過以電氣導通該搭接部113於該外接部115。
請參閱圖5，在該基板10上每一次基板11的晶片裝配區111上點上銀膠(Silver Paste)13，接著將分割後的晶片裝設於每一次基板11的晶片裝配區111上；然後將該基板11送入一烘烤爐中加溫烘烤，烘烤時間大約為60分鐘，烘烤溫度大約為175℃。
同樣請參閱圖3，該打線步驟是以金線(Gold Wire)14將該晶片上的接點分別電氣連接至該次基板11連接端子112的搭接部113。
請參閱圖7所示，完成打線步驟後，將該片陶瓷基板10以面朝上方式置入一下模穴20中，該下模穴20周邊尺寸大致與該陶瓷基板10尺寸相同，該下模穴20的深度約高於該陶瓷基板的厚度；取一上模穴30，密封蓋合於該下模穴20交接基準面D上，且該上模穴30的周邊尺寸較該下模穴20為小，如此當該上下模穴30、20合模時，該上模穴並未於該陶瓷基板10直接接觸，因此該陶瓷基板10並未受力，故不會有受壓破裂的情事產生，之後灌入熱固性樹脂封膠材而該上模穴30的深度L則為熱固性樹脂所欲形成於陶瓷基板上的膠體厚度；實務上，為因應不同厚度膠體的封裝，本實用新型更可於上下模間置入一中間模板40如圖8，該中間模板40的厚度可因不同尺寸晶片封裝時所需膠體厚度而彈性更替。換言之，若晶片(Die)結合基板的厚度較厚時，所需中間模板40可選擇厚度較厚的，反之若晶片(Die)結合基板的厚度較薄時，則可選取較薄的中間模板40，此為一甚為可行的方式。
綜上所陳，本發明可有效改善低厚度集成電路封裝不易平整的缺失，且能大幅提升封裝效果。
權利要求
1.一種集成電路的封裝製程，其特徵在於包含有下列步驟(a)取一陶瓷基板，其上具有複數個次基板，每一次基板上具有一晶片裝設區以及位於該晶片裝設區周邊的連接端子；取複數個晶片，並將其分別固定於該陶瓷基板的次基板的晶片裝設區上；(b)將該各晶片與該基板的各次基板的連接端子予以電氣連接；(c)將上述(a)(b)步驟完成的晶片陶瓷基板置於一第一模穴中，取一第二模穴以靠近但未接觸到該陶瓷基板的方式蓋合於該第一模穴，以形成一封閉模穴；取預定劑量的封裝材灌注該封閉模穴中使該陶瓷基板朝上面除了臨近周緣側外皆形成有一預定高度的封裝材，用以覆蓋住陶瓷基板的每一次基板及每一晶片；(d)開模取出該陶瓷基板，切割分離出該各次基板，而形成獨立的集成電路元件。
2.依據權利要求1所述的一種集成電路的封裝製程，其特徵在於所述該第一模穴與該第二模穴間更設有一中間模板，該模板的厚度可因應不同尺寸的晶片陶瓷基板厚度而彈性更換。
3.依據權利要求1所述的一種集成電路的封裝製程，其特徵在於所述該第二模穴的尺寸是小於第一模穴尺寸。
全文摘要
本發明是提供一種集成電路的封裝製程，包含下列步驟a.取一陶瓷基板，其上具有複數個次基板，每一次基板上有一晶片裝設區及位於晶片裝設區周邊的連接端子；取複數個晶片，將其分別固定於陶瓷基板的次基板的晶片裝設區上；b.將各晶片與基板的各次基板的連接端子電氣連接；c.將上述a、b步驟完成的晶片陶瓷基板置於一第一模穴中，取一第二模穴以靠近但未接觸到陶瓷基板的方式蓋合於第一模穴，形成一封閉模穴；取預定劑量的封裝材灌注封閉模穴中使陶瓷基板朝上面除了臨近周緣側外皆形成有一預定高度的封裝材，用以覆蓋住陶瓷基板的每一次基板及每一晶片；d.開模取出陶瓷基板，切割分離出各次基板，而形成獨立的集成電路元件。
文檔編號H01L21/50GK1691298SQ20041003489
公開日2005年11月2日 申請日期2004年4月21日 優先權日2004年4月21日
發明者劉名雄 申請人:菱生精密工業股份有限公司