一種相變隨機存儲器的製作方法
2023-08-07 14:59:01 5
專利名稱：一種相變隨機存儲器的製作方法
技術領域：
本發明涉及一種非易失性半導體存儲器裝置，具體涉及一種相變隨機 存儲器。
背景技術：
相變隨機存儲器(PCRAM)是一種非易失性半導體存儲器，當電源供 給中斷時仍然保存已存儲的數據。它利用了相變材料(例如GST225)能夠 在晶態、非晶態之間發生可逆轉變的特性，用材料在這兩種穩定狀態下呈 現的不同電阻值來區分存儲單元的邏輯值。
圖1示出了一個存儲元件10的結構圖，它包括上電極層11、絕緣層12、 相變層13和下電極層14，其中相變材料用作根據所產生溫度而變化的可變 電阻器，它響應於通過相變存儲元件的電流在相變電阻上所產生的焦耳熱。 SET電流作用於相變材料，使其轉變為低阻晶態；RESET電流作用於相變 材料，使其轉變為高阻非晶態。其相變層採用了T型結構，圓孔內區域為 有效相變區。
圖2示出了相變存儲器件的一個存儲單元20的電路圖。存儲單元20 包括串聯在位線BL和地之間的存儲元件21、選擇元件22。其中，元件21 和22的位置可以互換。具體實施時，選擇元件可採用NMOS電晶體Nl, 其具有連接到字線WL的柵極。當向字線WL施加選通高電平時，Nl導通， 位線BL上的電流流經存儲元件11，對其進行讀寫操作。
圖3示出了常規相變存儲器件的另一存儲單元30的電路圖，存儲單元 30包括串聯在位線BL和字線WL之間的存儲元件31、選擇元件32。具體 實施時，可利用二極體作為選擇元件。PNP型雙極型電晶體基集連接字線 WL，其發射結作為選擇二極體。當PNP管的發射結上正向電壓差超過其閾值電壓時，二極體導通，存儲元件31通過位線接收電流。
圖4示出了對存儲元件進行讀寫期間的電流及溫度特性圖。41表示 RESET電流對相變材料溫度的影響，在短時間內提供高脈衝，相變材料加 熱到其熔點T2以上後快速淬火，其變為非晶態，存儲數據"O"。 42表示SET 電流對相變材料溫度的影響，在較長時間內提供中等脈衝，相變材料加熱 到高於結晶溫度T卜低於熔點T2，其變為晶態，存儲數據"l"。 43表示讀 電流對相變材料溫度的影響，低脈衝作用於相變材料，需保證其溫度低於 結晶溫度，不影響存儲位的狀態。
相變存儲器晶片組成類似於傳統半導體隨機存儲器，包括寫入單元、 讀出單元、邏輯控制單元、地址解碼器、輸入輸出緩衝、存儲陣列。
完全晶態和完全非晶態相變材料的電阻率差值高達幾個數量級，給讀 出和測試造成極大困難，故寫入時要通過調節SET或RESET電流的幅值和 脈寬來控制相變材料的晶化程度。兩態電阻差的最佳情況為--個數量級。
相變材料的晶化不是一個突變過程，故文屮所提到的"晶態"和"非品態" 是一個相對概念，指兩種狀態的晶化程度不同，並不指完全的晶化和非晶 化。寫入電流脈衝的幅值和持續時間的改變，或是所選用的相變材料的改 變，都會造成"0"和"1"狀態的電阻值的較大變化。 一-種"0"、 'T'值電阻範圍 可調的讀出放大器可以廣泛運用於相變隨機存儲器中。
外圍電路的製造是基於集成電路的CMOS製造工藝，可以直接將電路 數據送往foundry流片。而存儲元件的製造涉及-…種新材料相變材料，需 要在外圍基礎增加若干步常規光刻、鍍膜工藝製成。 -塊完整的相變隨機 存儲器晶片要保證這兩步的有效結合。
實現外圍電路中的各個單元模塊及與其同時製造的存儲陣列的選擇元 件、存儲陣列中的存儲元這兩者的有效結合，製造完整的相變隨機存儲器 晶片，正確實現其存儲位的隨機選擇與正確讀寫，是一個有待進一步完善 的新課題
發明內容
本發明的目的在於提供一種相變隨機存儲器，該存儲器能夠實現存儲 單元的隨機選擇，以及電阻值和電平信號間的有效可逆轉換。
本發明提供的相變隨機存儲器，其特徵在於它包括存儲單元陣列、 字線解碼器、邏輯控制模塊、寫入模塊、讀出模塊和輸入輸出埠控制模 塊；
邏輯控制模塊分別接收來自於外部提供的晶片選通信號和晶片讀寫信 號，經電路轉換得到寫使能信號和讀使能信號，並將寫使能信號輸出至寫 入模塊，將讀使能信號輸出至輸入輸出埠控制模塊；
字線解碼器用於實現讀寫單元的選擇它分別接收外部的晶片選通信 號和字線地址，將字線地址進行解碼處理，輸出字線選通信號至存儲單元 陣列；
存儲單元陣列包括多個存儲單元，它根據字線選通信號確定選通的字 線，該選通的字線上的8位存儲單元作為選中的寫單元或讀單元；
輸入輸出埠控制模塊根據接收到的讀使能信號確定I/O接口的信號
流動方向，當讀使能信號為低電平時，通過i/o接口接收來自於外部的帶有
存儲信息的信號Din，並輸出至寫入模塊；當讀使能信號為高電平時，接收 讀出模塊輸出的帶有存儲陣列中存儲信息的信號Dout;
寫入模塊的二個接收端分別與外部的第一、第二偏置電阻相連，寫入 模塊根據寫使能信號，二個偏置電阻的電阻值，以及外部的帶有存儲信息
的信號Din，產生幅值和脈寬不同的電流，並將該電流輸入至所選中的8位 寫單元；
讀出模塊分別與外部的第三偏置電阻和存儲單元陣列連接，將選中的 讀單元的電阻值轉換成電平信號輸出，轉換後的電平信號為帶有存儲陣列 中存儲信息的信號Dout。
本發明存儲器的存儲單元陣列，以新型相變材料的電阻特性為基礎制 成存儲元件，；邏輯控制單元，協調讀寫邏輯；解碼器；寫入模塊，產生幅值和脈寬可調的電流；讀出模塊，其中，對應輸出"0"和"1"邏輯的存儲單元 電阻範圍可調；輸入輸出埠控制模塊，決定數據埠處數據傳輸方向。 本發明存儲器能夠實現存儲單元的隨機選擇，以及電阻值和電平信號間的 有效可逆轉換，並且各個模塊電路結構簡單實用，仿真讀出延時可達到 40ns，性能良好。
圖1為存儲元件結構示意圖。
圖2為相變隨機存儲器的存儲單元的示例的電路圖。 圖3為相變隨機存儲器的存儲單元的另一個示例的電路圖。 圖4為RESET電流、SET電流、讀出電流工作期間的溫度特性示意圖。 圖5為根據本發明相變隨機存儲器的一種結構示意圖；其中圖5 (a) 為8位讀寫方式；圖5(b)為逐位讀寫方式;
圖7 (a)為根據本發明實施例的如圖5所示為寫入模塊示意圖，寫入 模塊由8位並行的寫入單元組成；圖7 (b)為寫入單元電路圖。
圖8 (a)為根據本發明實施例的如圖5所示為讀出模塊示意圖，讀出 模塊由8位並行的讀出單元組成；圖8 (b)為讀出單元電路圖。
圖9為讀出單元能識別為"0"的最小電阻和能識別為"1"的最大電阻隨 偏置電阻Rbias一sa變化的關係圖。
圖10(a)為根據本發明實施例的如圖5所示的輸入輸出埠控制模塊， 它由8位並行的輸入輸出控制單元組成；圖10 (b)為輸入輸出控制單元電 路圖。
具體實施例方式
下面結合附圖和實例對本發明作進一步詳細的說明。 如圖5 (a)，本發明提供的相變隨機存儲器包括存儲單元陣列51、字 線解碼器52、邏輯控制模塊53、寫入模塊54、讀出模塊55、輸入輸出埠控制模塊56。
邏輯控制模塊53分別接收來自於外部的晶片選通信號CSB和晶片讀寫 信號110_ 1^，經電路轉換得到寫使能信號WRP和讀使能信號RDP，並 將寫使能信號WRP輸出至寫入模塊54，將讀使能信號RDP輸出至輸入輸 出埠控制模塊56。
字線解碼器52用於實現讀寫單元的選擇。它分別接收外部的晶片選通 信號CSB和字線地址，將字線地址進行解碼處理，輸出字線選通信號至存 儲單元陣列51。
存儲單元陣列51包括多個存儲單元，它根據字線選通信號確定選通的 字線WL，該字線WL上的8位存儲單元作為選中的寫單元或讀單元。
輸入輸出埠控制模塊56根據接收到的讀使能信號RDP確定I/O接口 的信號流動方向，當讀使能信號RDP為低電平時，通過I/0接口接收來自 於外部的帶有存儲信息的信號Din，並輸出至寫入模塊54;當讀使能信號 RDP為高電平f吋，接收讀出模塊55輸出的帶有存儲陣列中存儲信息的信號 Dout。
寫入模塊54的二個接收端分別與外部的第一、第二偏置電阻相連，它 根據寫使能信號WRP， 二個偏置電阻的電阻值RbiasO、 Rbiasl，以及外部 的帶有存儲信息的信號Din，產生幅值和脈寬不同的電流，並將該電流輸入 至所選中的8位寫單元。
讀出模塊55分別與外部的第三偏置電阻和存儲單元陣列51連接，將 選中的讀單元的電阻值轉換成電平信號輸出，存儲陣列中不同阻值分別對 應高、低電平，轉換後的電平信號即帶有存儲陣列中存儲信息的信號Dout。 通過調節第三偏置電阻的電阻值Rbias—sa，可以調整存儲單元陣列51中存 儲單元對應高、低電平的阻值範圍。
圖5 (b)為本發明的另一個實施例，在圖5 (a)的基礎上增加了位線 解碼器57，位線地址輸入到位線解碼器57，輸出位線選通信號連接到存儲 單元陣列51的位線BL，電路只對同時選中WL 、 BL的1位存儲單元進行 讀寫。晶片選通信號輸入位線解碼器57，只有晶片選通時解碼器才工作。圖5 (a)所示結構是8位讀寫，而圖5 (b)所示結構為逐位讀寫。
實例
下面舉例說明上述各部件的具體結構。
如圖6所示，邏輯控制模塊53包括第一至第四反相器INV, INV4， 以及第一、第二與非門NAND,、 NAND2。第一反相器INV,的輸入端接芯 片讀寫信號RD—WRL，其輸出端與第一與非門NAND,的 -個輸入端相連， 第一與非門NAND)的另一個輸入端與第二與非門NAND2的--個輸入端以 及第二反相器INV2的輸出端相連，第一與非門NAND,的輸出端與第三反 相器INV3的輸入端相連，第二反相器INV2的輸入端接晶片選通信號CSB。
邏輯控制模塊53將晶片選通信號CSB和讀寫信號RD一WRL轉化為寫 入模塊和讀出模塊的控制命令信號，即寫使能信號WRP和讀使能信號 RDP，讀、寫使能信號都是高電平有效。RD一WRL經反相器INV、得到 RD一WRL ， CSB經反相器INV2得到^"B—。 ^J^^[和己^輸入到與非門 NAND,，其輸出再經反相器INV3反向得到寫使能信號WRP。 RD—WRL和 ^i輸入到與非門NAND2，其輸出再經反相器INV4反向得到讀使能信號 RDP。當CSB輸入高電平時，經反相器INV,將低電平作用於與非門NAND,、 NAND2的輸入端，從而輸出兩個高電平，再經過反相器INV2、 INV3得到 邏輯值WRP二0、 RDP=0，晶片不工作。CSB和RD—WRL均為低電平時， 得到邏輯值WRP-1、 RDP-0，執行寫操作；當CSB輸入低電平且RDJWRL 輸入高電平時，得到邏輯值WRP:-O、 RDP=1，執行讀操作。本發明中所涉 及到邏輯值0均表示低電平、邏輯值1均表示高電平。
存儲單元陣列51採用增強型NMOS電晶體作為選擇元件。電路中將 NMOS的漏極連接裸露在晶片表面的電極窗口，該電極窗口將在後續工藝 中與存儲元件的下電極相連。
字線解碼器52採用傳統解碼電路，地址位數隨著陣列大小而改變。外 部字線地址信號施加到解碼器上，當晶片晶片選通信號CSB為有效低電平 時，實現一條字線的高電平選通，其餘字線為低電平。CSB為高電平時譯 碼器不工作，所有字線均為低電平，晶片不工作。寫入模塊54、讀出模塊55、輸入輸出埠控制模塊56都是8位並行 的。寫入模塊54包括8個寫入單元，讀出模塊55包括8個讀出單元、輸 入輸出埠控制模塊包括8個輸入輸出控制單元，所選通字線WL上的每1 位(lbit)對應一個寫入單元、 一個讀出單元和一個輸入輸出控制單元。
寫入單元的實質是一個電流發生器，如圖7 (b)所示，該電流發生器 的結構包括由第三至第四NMOS電晶體N3、 N4、第四至第六PMOS晶體 管P4、 P5、 P6組成復位(RESET)電流產生支路71 ，和由第一至第二 NMOS 電晶體Nl 、 N2，以及第一至第三PMOS電晶體Pl 、 P2、 P3組成置位(SET) 電流產生電路72。
第五反相器的輸入端和第四與非門的一個輸入端接外部的帶有存儲信 息的信號Din，第五反相器的輸出端接第三與非門的-一個輸入端，第三、四 反相器的另一個輸入端接寫使能信號WRP。 71中NMOS電晶體N3源極 接地、漏極接外偏置電阻RbiasO; NMOS電晶體N4源極接地，N3、 N4柵 極相連；PMOS電晶體P4的漏極與N4漏極相連、柵極接第三與非門NAND3 的輸出信號；PMOS電晶體P5源極接Vdd、漏極接P4的源極；PMOS晶 體管P6源極接Vdd、柵極接P5的柵極、漏端接存儲單元的位線。72中 NMOS電晶體N1源極接地、漏極接外偏置電阻Rbiasl; NMOS電晶體N2 源極接地，Nl、 N2柵極相連；PMOS電晶體P1的漏極與N2漏極相連、 柵極接第三與非門NAND4的輸出信號；PMOS電晶體P2源極接Vdd、漏 極接P1的源極；PMOS電晶體P3源極接Vdd、柵極接P2的柵極、漏端接 存儲單元的位線。
寫入單元的主要作用是根據寫數據原理，寫"0"時，給所選中存儲單元 輸入高幅值窄脈寬的RESET電流；寫'T'時，給所選中存儲單元輸入適中 幅度適中脈寬的SET電流。
輸入數據Din經反相器INV5反向後，和寫使能信號WRP經與非門 NAND3端得到RESET控制信號，並將該信號輸入到邏輯控制管P4的柵極。 NMOS電晶體N3的漏源電流為RESET基準電流，基準電流的幅值由Rbias0 調整，RbiasO增大則基準電流減小，RbiasO減小則基準電流增大。N3禾口N4組成電流鏡結構，放大RESET基準電流；P5、 P6組成電流鏡結構，進 一步放大電流脈衝並將其作用於存儲單元。當輸入信號Din=0且寫使能信 號WRP4時，電晶體P4導通，則產生的RESET電流作用於存儲單元，其 脈寬由寫使能信號WRP持續時間來控制。
輸入數據Din和寫使能信號WRP經與非門NAND4端得到SET控制信 號，並將該信號輸入到邏輯控制管P1的柵極。NMOS電晶體N1的漏源電 流為SET基準電流，基準電流的幅值由Rbiasl調整，Rbiasl增大則基準電 流減小，Rbiasl減小則基準電流增大。Nl和N2組成電流鏡結構，放大SET 基準電流；P2、 P3組成電流鏡結構，進-一步放大電流脈衝並將其作用於存 儲單元。當輸入信號Dh^1且寫使能信號WRP-1時，電晶體P1導通，則 產生的SET電流作用於存儲單元，其脈寬由寫使能信號WRP持續時間來 控制。
讀出單元如圖8 (b)所示，第五NMOS電晶體N5的柵漏相連，其源 極接地、漏極接外偏置電阻Rbias—sa。第六至第八NMOS電晶體N6、 N7、 N8源極接地，柵極均和NMOS電晶體N5的柵極相連，組成三個電流鏡結 構，產生鏡像基準電流。第七PMOS電晶體P7和N6漏極相連，PMOS晶 體管P7和第十PMOS電晶體P10柵極相連，P7和P10的源極均接Vdd組 成電流鏡結構。PMOS電晶體P8的柵漏相連，其漏極連接N7漏極，其源 極連接P7柵極；第八、第九PMOS管P8和P9柵極相連、和N8漏極相連、 其源極接P10漏極，P9和P8組成電流鏡結構。第H^—PMOS管Pll的柵 源相連，其源極接存儲單元陣列的位線BL，其漏極接P9的源極；第六反 相器的輸入端接P9的漏極，輸出信號Dout。
讀出單元在讀使能信號及讀電壓或電路的控制下，向PCRAM存儲單 元輸入較小量值的電流或電壓，然後測量存儲單元上的電壓值，因為存儲 元件的阻值不一樣時，會造成讀出來的電壓不一樣，所以可以通過比較讀 出電壓判斷存儲元件電阻，從而判定存儲單元存儲的信息。為了防止相變 存儲單元上的存儲狀態受到影響，讀出電流要限制在l(VA數量級。NMOS 電晶體N5源極接地、漏極接外偏置電阻Rbias一sa，產生基準電流，基準電流的幅值由Rbias—sa調整，Rbias—sa增大則基準電流減小，Rbias—sa減小則 基準電流增大。當相變單元處於高阻非晶態時，PM0S管P9的源極電壓值 較高，使得電晶體P9導通，又通過設置電晶體N8、 P9的寬長比，使得兩 管分壓適當，NMOS管N8漏極電壓處於反相器高電平輸入範圍內，輸出邏 輯低電平；當相變單元處於低阻晶態時，PMOS管P9的源極電壓較低，故 電晶體P9截止，NMOS管N8漏極電壓處於反相器低屯平輸入範圍內，輸 出邏輯高電平。
圖9示出了在不同外偏置電阻Rbias一sa下輸出電平隨存儲元件電阻值 的變化，圖中可以看出讀出放大器能識別為"0"的最小電阻和能識別為"1" 的最大電阻值。讀出放大器的外偏置電阻Rbias一sa可以調節讀出放大器識 別0、 1信號的電阻範圍。91為偏置電阻Rbias一sa取95K歐姆時的曲線， 92為偏置電阻Rbias—sa取100K歐姆時的曲線，93為偏置電阻Rbias—sa取 105K歐姆時的曲線，94為偏置電阻Rbias—sa取110K歐姆吋的曲線。當 Rbias—sa增大時，NMOS管N5的柵極電壓減小，則其鏡像管N7的柵極電 壓也減小，響應於支路電流減小PMOS管P8的柵極電壓增大，故使得PMOS 管P8導通所需要提供的源電壓值增大，即輸出0信號對應的相變材料電阻 值增大。
如圖10 (b)所示，輸入輸出控制單元包括第七至第九反相器、第一或 非門、第五與非門、第十二PMOS電晶體P12和第九NMOS電晶體N9。 第五與非門NAND5的 一個輸入端和第七反相器INV7的輸入端接讀使能信 號RDP，第五反相器NAND5的另一個輸入端輸出端和第一或非門NOR, 的一個輸入端接Dout，第五反相器NAND5的輸出端接PMOS電晶體的P12 柵極；第七反相器INV7的輸出端接第一或非門NOR,的另"個輸入端；第 一或非門NOR,的輸出端接NMOS電晶體的N9柵極；P12源極接VDD，其 漏極和N9的漏極相連，N9的源極接地；N9的漏極和第八反相器INVs的 輸入端接I/O接口 ；第八反相器INV8的輸出端接第九反相器INV9的輸入； 第九反相器INV9的輸出信號即為Din。
輸入輸出控制單元的功能是控制埠處數據傳送方向。讀使能信號RDP和輸出數據Dout經與非門NAND5作用，輸出邏輯控制信號到PMOS 管P12柵極上。RDP經反相器INV7反向得到讀使能信號的反信號,，^ 和Dout經或非門NOR,得到NMOS管N9的邏輯控制信號。當讀使能信號 RDP=1時，與非門NANDs、或非門NOR,都相當於反相器的作用，帶有存 儲陣列中存儲信息的信號Dout同時作用於NMOS管N9和PMOS管P12 的柵極，則N9、 P12總有一個打開而另一個截止，從而實現了數據從晶片 內輸出。當RDPO時，經與非門NAND5輸出高電平，使P12截止；RDP 信號經反相器INV7得到1信號，再經或非門NOR,輸出低電平，使N9截 止。故數據不能讀出，此時，外部數據經兩級反相器INV8、 INV9緩衝輸入 晶片內部。
權利要求
1、一種相變隨機存儲器，其特徵在於它包括存儲單元陣列(51)、字線解碼器(52)、邏輯控制模塊(53)、寫入模塊(54)、讀出模塊(55)、輸入輸出埠控制模塊(56)；邏輯控制模塊(53)分別接收來自於外部提供的晶片選通信號和晶片讀寫信號，經電路轉換得到寫使能信號和讀使能信號，並將寫使能信號輸出至寫入模塊(54)，將讀使能信號輸出至輸入輸出埠控制模塊(56)；字線解碼器(52)用於實現讀寫單元的選擇；它分別接收外部的晶片選通信號和字線地址，將字線地址進行解碼處理，輸出字線選通信號至存儲單元陣列(51)；存儲單元陣列(51)包括多個存儲單元，它根據字線選通信號確定選通的字線，該選通的字線上的8位存儲單元作為選中的寫單元或讀單元；輸入輸出埠控制模塊(56)根據接收到的讀使能信號確定I/O接口的信號流動方向，當讀使能信號為低電平時，通過I/O接口接收來自於外部的帶有存儲信息的信號Din，並輸出至寫入模塊(54)；當讀使能信號為高電平時，接收讀出模塊(55)輸出的帶有存儲陣列中存儲信息的信號Dout；寫入模塊(54)的二個接收端分別與外部的第一、第二偏置電阻相連，寫入模塊(54)根據寫使能信號，二個偏置電阻的電阻值，以及外部的帶有存儲信息的信號Din，產生幅值和脈寬不同的電流，並將該電流輸入至所選中的8位寫單元；讀出模塊(55)分別與外部的第三偏置電阻和存儲單元陣列(51)連接，將選中的讀單元的電阻值轉換成電平信號輸出，轉換後的電平信號為帶有存儲陣列中存儲信息的信號Dout。
2、 根據權利要求1所述的相變隨機存儲器，其特徵在於該相變隨機 存儲器還包括位線解碼器(57)，位線解碼器(57)接收位線地址，輸出位線選通信號至存儲單元陣列(51)的位線。
3、 根據權利要求1所述的相變隨機存儲器，其特徵在於邏輯控制模塊(53)包括第一至第四反相器(INV, INV4 )，以及第一、第二與非門 (NAND,、 NAND2);第一反相器(INV,)的輸入端接晶片讀寫信號，其輸出 端與第一與非門(NAND,)的一個輸入端相連，第一與非門(NAND,)的另一個 輸入端與第二與非門(NAND2)的一個輸入端以及第二反相器(INV2)的輸出 端相連，第一與非門(NAND,)的輸出端與第二反相器(INV3)的輸入端相連； 第二反相器(INV2)的輸入端接外部提供的晶片選通信號。
4、 根據權利要求1所述的相變隨機存儲器，其特徵在於寫入模塊(54) 包括8個寫入單元，寫入單元為電流發生器，該電流發生器包括第五反相 器，第四與非門，復位(RESET)電流產生支路(71)和置位(SET)電流產 生電路(72);復位(RESET)電流產生支路(71)包括第三至第四NMOS電晶體(N3、 N4)、第四至第六PMOS電晶體(P4、 P5、 P6);置位(SET)電流產生電路(72)包括第一至第二NMOS品體管(Nl、 N2)，以及第一至第三PMOS電晶體(Pl、 P2、 P3);第五反相器的輸入端和第四與非門的-—個輸入端接外部的帶有存儲信 息的信號Din，第五反相器的輸出端接第三與非門的一個輸入端，第三、四 反相器的另一個輸入端接寫使能信號；第三NMOS電晶體(N3)源極接地、漏極接外部的第一偏置電阻；第 四NMOS電晶體(N4)源極接地，第三、第四NMOS電晶體(N3、 N4) 的柵極相連；第四PMOS電晶體(P4)的漏極與第四NMOS電晶體(N4) 漏極相連，第四PMOS電晶體(P4)的柵極接第三與非門(NAND3)的輸 出信號；第五PMOS電晶體(P5)源極接電源Vdd、漏極接第四PMOS晶 體管(P4)的源極；第六PMOS電晶體(P6)源極接電源Vdd，柵極接第 五PMOS電晶體(P5)的柵極，漏端接存儲單元的位線；第一NMOS電晶體(NO源極接地、漏極接外部的第二偏置電阻；第 二NMOS電晶體(N2)源極接地，第一、第二NMOS電晶體(Nl、 N2) 柵極相連；第一PMOS電晶體(Pl)的漏極與第二NMOS電晶體(N2)漏 極相連，柵極接第三與非門(NAND4)的輸出信號；第二PMOS電晶體(P2) 源極接電源Vdd，漏極接第一PMOS電晶體(Pl)的源極；第三PMOS晶 體管(P3)源極接電源Vdd、柵極接第二PMOS電晶體(P2)的柵極、漏 端接存儲單元的位線。
5、 根據權利要求1所述的相變隨機存儲器，其特徵在於讀出模塊(55) 包括8個讀出單元，各讀出單元的結構為第五NMOS電晶體(N5)的柵極、漏極相連，其源極接地，漏極還接 外部的第三偏置電阻；第六至第八NMOS電晶體(N6、 N7、 N8)源極接 地，柵極均和第五NMOS電晶體(N5)的柵極相連，組成三個電流鏡結構， 產生鏡像基準電流；第七PMOS電晶體(P7)和第六NMOS電晶體(N6) 漏極相連，第七、第十PMOS電晶體(P7、 P10)柵極相連，其源極均接電 源VDD組成電流鏡結構；第八PMOS電晶體(P8)的柵漏相連，其漏極連 接第七NMOS電晶體(N7)漏極，其源極連接第七PMOS電晶體(P7)柵 極；第八、第九PMOS管(P8、 P9)柵極相連，並和第八NMOS電晶體(N8) 漏極相連、第九PMOS管(P9)源極接第十PMOS電晶體(P10)漏極， 第八、第九PMOS管(P8、 P9)組成電流鏡結構，第十一PMOS管(P11) 的柵源相連，其源極接存儲單元陣列的位線BL，其漏極接P9的源極；第 六反相器的輸入端接第九PMOS管(P9)的漏極，輸出帶有存儲陣列中存 儲信息的信號Dout。
6、 根據權利要求1所述的相變隨機存儲器，其特徵在於輸入輸出端 口控制模塊包括8個輸入輸出控制單元，輸入輸出控制單元包括第七至第 九反相器，第一或非門，第五與非門，第十二PMOS電晶體(P12)和第九 NMOS電晶體(N9);第五與非門(NAND5)的一個輸入端和第七反相器(INV7)的輸入端接讀使能信號，第五反相器(NAND5)的另一個輸入端 輸出端和第一或非門(NOR,)的一個輸入端接帶有存儲陣列中存儲信息的 信號Dout，第五反相器(NAND5)的輸出端接第十二PMOS電晶體的(P12) 柵極；第七反相器(INV7)的輸出端接第一或非門(NOR,)的另一個輸入 端；第一或非門(NOR,)的輸出端接第九NMOS電晶體(N9)柵極；第 十二PMOS電晶體(P12)源極接電源VDD，其漏極和第九NMOS品體管(N9)的漏極相連，第九NMOS電晶體(N9)的源極接地；其漏極和第八 反相器(INV8)的輸入端接I/O接口；第八反相器(INV8)的輸出端接第 九反相器(INV9)的輸入；第九反相器(INV9)的輸出外部的帶有存儲信 息的信號Din。
全文摘要
本發明公開了一種相變隨機存儲器，包括存儲單元陣列、字線解碼器、邏輯控制模塊、寫入模塊、讀出模塊和輸入輸出埠控制模塊；存儲單元陣列包括利用相變材料讀寫的多個存儲單元；寫入模塊和讀出模塊適應於相變材料存儲特性，字線解碼器和邏輯控制模塊能夠協調存儲器正常工作。本發明實現了相變隨機存儲器晶片的電路設計，能正確完成對相變存儲單元的隨機選擇、讀出和寫入，並且本發明各個模塊電路結構簡單實用，仿真讀出延時可達到40ns，性能良好。
文檔編號G11C16/26GK101419836SQ200810197658
公開日2009年4月29日 申請日期2008年11月17日 優先權日2008年11月17日
發明者王嘉慧, 繆向水, 韓武豪 申請人:華中科技大學