基於fpga的vip模塊的ft測試方法
2023-08-08 19:25:21 1
專利名稱：基於fpga的vip模塊的ft測試方法
基於FPGA的Vl P模塊的FT測試方法
技術領域：
本發明涉及晶片測試技術，具體是指一種基於FPGA的VIP模塊的FT測試方法。背景技術：
IC封裝後出廠前的測試為FT (final test)測試。FT測試包括LCDC、VIP、I2S等 模塊的測試。VIP模塊(Video Input ftOcessor，視頻信號輸入處理器)，它是一個可以將多種 視頻信號轉化成各種格式的信號處理器。現有技術中VIP模塊的測試方法把IXD的RGB時序中的VSYNC取反，得到的時序 剛好與VIP的時序完全一致，因此利用這點，讓IXD控制器產生VSYNC取反的RGB時序，通 過VIP採集IXD數據線，比較IXD控制器送出的數據和VIP採到的數據就能夠驗證IXD模 塊和VIP模塊是否工作正常了。現有技術的測試方法的缺點是當LCDC或VIP模塊任何一部分存在問題時，都不能 測試出另外的一個模塊功能是否正確。也就說如果VIP模塊功能不正常，不能測試出LCDC 模塊功能是否正常；反過來當LCDC模塊功能異常時，也不能測試出VIP模塊功能是否正常， 這樣晶片的最終測試良率會受到比較大的影響。現在把這兩個單獨分開測試避免了這個情 況，從而提高了測試良率。
發明內容本發明所要解決的技術問題在於提供一種基於FPGA的VIP模塊的FT測試方法， 該方法能靈活的實現任何的數字電路，擺脫模擬信號的幹擾，減少受制於專用晶片的束縛， 來輔助待測晶片的FT測試。本發明採用以下技術方案來解決上述技術問題基於FPGA的VIP模塊的FT測試方法，包括如下步驟步驟100 在FPGA中設計一個發送數據模塊；步驟200 將IXDC的VSYNC取反，作為FPGA送出數據的時序；步驟300 =FPGA送出CCIR656或YUV422格式的數據給VIP採樣，VIP採樣的時序 和發送數據的時序是一致的；步驟400 將採樣到的數據和發送的數據對比，測試VIP是否正常工作。所述步驟400中將採樣到的數據和發送的數據進行對比時，只需要把兩個文件的 數據讀出到兩個數組中，對這兩個數組進行對比。所述步驟400中將採樣到的數據和發送的數據進行對比時，在FPGA中嵌入ARM9 處理器，將採集到的數據存入memory的某個地址段中，對比時從發送數據和採集數據的首 地址開始比較。本發明的優點在於本發明能靈活的實現任何的數字電路，針對待測晶片的VIP 模塊設計合理的數據發送模塊，擺脫模擬信號以及其他不相干信號的幹擾，減少受制於專用晶片的束縛，來輔助待測晶片的FT測試。
下面參照附圖結合實施例對本發明作進一步的描述。圖1是VIP模塊測試示意圖。
具體實施方式請參閱圖1，圖1中的Clk、hSynC、rSt、VSynC是由待測晶片提供的輸入控制信號， 只要這四個信號的時序是正確的，那麼就能產生正確的enable控制信號，enable信號是用 來控制何時開始發送數據的。data_in[7..0]是由待測晶片提供的輸入數據信號，VIP測試 模塊的數據位一共是8位。採集到的data_OUt[7..0]發送給待測晶片的VIP模塊。是VIP 模塊測試步驟示意圖。具體包括如下步驟步驟100 在FPGA中設計一個發送數據模塊；步驟200 將IXDC的VSYNC取反，作為FPGA送出數據的時序；步驟300 =FPGA送出CCIR656或YUV422格式的數據給VIP採樣，VIP採樣的時序 和發送數據的時序是一致的；步驟400 將採樣到的數據和發送的數據對比，測試VIP是否正常工作。將採樣到 的數據和發送的數據進行對比時，只需要把兩個文件的數據讀出到兩個數組中，對這兩個 數組進行對比。也可以在FPGA中嵌入ARM9處理器，將採集到的數據存入memory的某個地 址段中，對比時從發送數據和採集數據的首地址開始比較。本發明能靈活的實現任何的數字電路，擺脫模擬信號的幹擾，減少受制於專用芯 片的束縛，來輔助待測晶片的FT測試。
權利要求
1.基於FPGA的VIP模塊的FT測試方法，其特徵在於包括如下步驟包括如下步驟 步驟100 在FPGA中設計一個發送數據模塊；步驟200 將IXDC的VSYNC取反，作為FPGA送出數據的時序； 步驟300 =FPGA送出CCIR656或YUV422格式的數據給VIP採樣，VIP採樣的時序和發 送數據的時序是一致的；步驟400 將採樣到的數據和發送的數據對比，測試VIP是否正常工作。
2.如權利要求1所述的基於FPGA的VIP模塊的FT測試方法，其特徵在於所述步驟 400中將採樣到的數據和發送的數據進行對比時，只需要把兩個文件的數據讀出到兩個數 組中，對這兩個數組進行對比。
3.如權利要求1所述的基於FPGA的VIP模塊的FT測試方法，其特徵在於所述步驟 400中將採樣到的數據和發送的數據進行對比時，在FPGA中嵌入ARM9處理器，將採集到的 數據存入memory的某個地址段中，對比時從發送數據和採集數據的首地址開始比較。
全文摘要
基於FPGA的VIP模塊的FT測試方法，在FPGA中設計一個發送數據模塊；將LCDC的VSYNC取反，作為FPGA送出數據的時序；FPGA送出CCIR656或YUV422格式的數據給VIP採樣，VIP採樣的時序和發送數據的時序是一致的；將採樣到的數據和發送的數據對比，測試VIP是否正常工作。本發明能靈活的實現任何的數字電路，擺脫模擬信號的幹擾，減少受制於專用晶片的束縛，來輔助待測晶片的FT測試。
文檔編號G01R31/317GK102096038SQ20101055539
公開日2011年6月15日 申請日期2010年11月23日 優先權日2010年11月23日
發明者周敏心, 張英, 薛志明 申請人:福州瑞芯微電子有限公司