多層次相變存儲陣列與下層外圍電路互連的方法
2023-08-08 14:58:36
專利名稱：多層次相變存儲陣列與下層外圍電路互連的方法
技術領域：
本發明涉及多層次相變存儲陣列與下層外圍電路互連的方法。具體地說是針對三維立體多層次結構的1R1D相變存儲陣列與下層外圍電路互連問題的解決方案。
背景技術：
硫系化合物隨機存儲器(Chalcogenide-Random Access Memory，簡稱 C-RAM)是基於S. R. Ovshinsky在20世紀60年代末(Phys. Rev. Lett., 21， 1450~1453， 1968)70年代初(App1. Phys. Lett. ， 18， 254~257， 1971)提出 的硫系化合物薄膜可以應用於相變存儲介質的構想基礎上發展而來的。2001 年intel公司首次報導掘B的C-R扁，2006年底韓國Samsung公司已經報導 了 512MB的C-RAM。目前主流的非揮發性存儲器主要是快閃記憶體。但是按照摩爾 定律，現有的存儲單元設計在45nm製程以下時，很難繼續保持其非易失性的 特性。相變存儲器由於在寫入新數據時無須進行擦去原數據的處理，其數據 寫入速度可達到傳統快閃記憶體的幾十至幾百倍，而功耗卻不到快閃記憶體的一半，尺寸 也比快閃記憶體小很多；並且相變存儲器的耐用性極佳，使用壽命遠長於傳統快閃記憶體。 基於這些因素，業界普遍認為在45nm以下，相變存儲器將會代替flash成為 主流的非揮發性存儲器(no-volatile memory,簡稱NVM)。目前國際上有 0vonyx、 Intel、 Samsung、 STMicroelectronics、 Infineon、 Elpida、 Philips 和IBM等公司在開展C-RAM存儲器的研究，基本都處在技術完善和可製造性 方面的研發工作。隨著相變存儲器的存儲器容量的不斷加大，存儲單元的不斷減小，其外 圍電路也日趨複雜，所佔面積也不斷增加。如圖1所示，存儲陣列與外圍電 路製作於同一塊矽片上。存儲晶片整體的面積將有一大部分耗費在外圍電路上。這不僅不利於高密度高容量相變存儲器的製備，更對外圍電路的設計提 出了面積上的更為苛刻的要求。在面積上苛刻的要求必然導致電路設計者們 放棄速度、功耗等方面的性能以換取面積，從而不利於晶片設計低壓低功耗， 高速高密度的實現。如何在保持性能的前提下降低相變存儲器外圍電路面積 已經成為一個恆久性的課題。利用特殊的晶片製備工藝，如鍵合等手段，可以製作成三維立體結構 1R1D相變存儲晶片，將外圍電路"埋藏"在存儲陣列下面，通過反覆利用 該技術，可以實現多層次相變存儲陣列的製備，進一步提高存儲密度，如圖 l所示(已另案申請)。為了對上層存儲陣列進行讀寫操作，上層存儲陣列必 須與下層外圍電路互連。
一方面要保證互連不違背製版規則，不會引起存儲器件間的短路，影響讀寫操作；另一方面也要儘可能的減小互連面積，同時方便下層外圍電路的設計，製版。發明內容本發明的目的在於提供一種多層次相變存儲陣列與下層外圍電路互連的 方法。對於相變存儲器，利用特殊的低溫鍵合方法可以實現存儲陣列與外圍控 制電路的垂直排布。通過反覆利用該方法，可以實現多層次相變存儲陣列的 製備，進一步提高存儲密度，如圖1所示。為了對上層存儲陣列進行讀寫操 作，上層存儲陣列必須與下層外圍電路互連。 一方面要保證互連不違背製版 規則，不會引起存儲器件間的短路，影響讀寫操作；另一方面也要儘可能的 減小互連面積，同時方便下層外圍電路的設計，製版。本發明提供的多層次相變存儲陣列與下層外圍電路互連的方法之一是利 用存儲陣列邊緣的通孔實現上層存儲陣列與下層外圍電路互連的方式，互連 線在製版規則允許的前提下，理論上可以連接任意層的存儲陣列。稱之為邊 緣互連方式。本發明提供的多層次相變存儲陣列與下層外圍電路互連的方法之二是一 種交錯排布多層次存儲單元的方式，上一層的存儲單元與下一層的存儲單元錯開一段距離，能將有限層次的存儲陣列與底層外圍電路互連，不僅可減小 互連面積，同時也使電路設計更加靈活。稱之為交錯互連方式。本發明提供的多層次相變存儲陣列與下層外圍電路互連的方法之三是一 種共用不同層次存儲陣列字線的互連方式，在理論上能夠連接任意層的存儲 陣列，同時不增加額外的互連面積，同時也使電路設計更加靈活。稱之為共 用字線互連方式。所有層次的存儲單元對齊排布，利用存儲單元之間的間隙， 打入通孔，使上下層之間的字線連在一起。本發明提供的多層次相變存儲陣列與下層外圍電路互連的方法之四是一 種結合邊緣互連、交錯排布、共用字線三種互連方式中的二種或三種的互連。 在理論上能夠連接任意層的存儲陣列，可減小互連面積，同時也使電路設計 更加靈活。由此可見，本發明涉及高密度大容量、多層次相變存儲器晶片設計， 通過一定的互連方式實現上層相變存儲陣列與下層外圍電路互連。提出邊緣 互連、交錯互連、共用字線互連和綜合上述三種方式中的二種或三種的互連 等四種互連方式。並對每一種互連方式進行分析，指明其優缺點和一般適用 範圍。
圖1多層次相變存儲陣列剖面2存儲單元上下對齊，從陣列邊緣引出互連線圖3陣列邊緣互連方式俯視4加入多個通孔以減小通孔的串聯電阻圖5交錯排布存儲單元圖6採用菱形交錯排布存儲單元圖7共用不同層次字線互連方式圖8多層次互連具體實施方式
為進一步闡明本發明的實質性特點和顯著的進步，下面通過實施例描述 如何利用本發明提出的方式實現上層存儲陣列與下層外圍電路的互連。實施例l:如圖2所示，每一層存儲單元上下對齊。除第一層相變存儲陣列可以與底 層外圍電路直接相連以外，第一層以上層次所有字(或位)線都通過排布於 存儲陣列邊緣的通孔引入底層外圍電路。由於通孔所佔面積比較小，在大容 量存儲晶片下，有限數量的通孔面積幾乎可以忽略不計。整體布局俯視圖， 如圖3所示。作為一種可行的優化方式，在面積要求並不十分苛刻的情況下，通過增加 通孔數量可減小通孔的串聯電阻。如圖4所示，在存儲陣列邊緣加入多個通 孔。該方法在理論上能夠連接任意層次的存儲陣列。但由於這種方法僅僅通過 存儲陣列邊緣的通孔連接至外圍電路，對於長字(或位)線的驅動將會是一 個問題。如果字(或位)線較長，將必須要進行字(或位)線的分割。實施例2:在存儲陣列邊緣引出字(或位)線將會使底層外圍電路集中於存儲陣列邊 緣，有可能造成底層電路設計的困難。本實施例提出的另一種方法，可使互連線不必集中於存儲陣列邊緣。將上 一層的存儲單元與下一層的存儲單元錯開一段距離，以讓出一定的通孔距離。如圖5所示，細實線正方形表示第一層存儲單元，虛線正方形表示第二層存 儲單元，正方形黑色小孔表示通孔，粗實線長方形表示字線金屬。假設，存 儲單元最小邊長為b，存儲單元的最小間距為m;通孔尺寸為a，通孔的最小 間距為n。那麼依靠這種方法最多可以排布的層數為—& 、/ 、 X < ——hW)+ +作為一種可行的優化方式，本實施例提出的交錯排布連接方式可以進一步 改變存儲單元的排布方式，採用菱形交錯排布，提高面積利用率。如圖6所 示，實線正方形表示第一層存儲單元，虛線正方形表示第二層存儲單元，正 方形小孔表示通孔。利用菱形交錯排布存儲單元方式適合於大容量，存儲單 元面積極小，幾乎與通孔面積相當的情況實施例3:交錯排布存儲單元有排布層數限制。為了能夠突破這一限制，同時又能夠 方便底層電路設計，本實施例提出一種不同層次存儲單元共用字線的方法。如圖7所示，所有層次的存儲單元對齊排布，利用存儲單元之間的間隙， 打入通孔，使得上下層之間的字線連在一起。由於上下層之間每個存儲單元 的位線都是不互相連通的，所以從外圍電路角度看，等於是在字線上多了存 儲單元而已。在設計規則允許範圍之內，通孔的面積將不會影響到存儲陣列 整體的面積。 實施例4:作為對實施例1、實施例2和實施例3的一種可行的優化方式。實施例4 提出一種結合邊緣引線、交錯排布存儲單元及共用字線的方式，並對各類情 況作一分析和優化。實施例1適用於層次較多，存儲單元排布比較緊密的情況。其從理論上講 可以適用於任意層次，但由於僅從陣列邊緣引線，將會使得外圍電路集中於 存儲陣列邊緣，不利於電路設計。實施例2適用於層次較少的情況。由於利用存儲陣列內部空隙引出通孔， 可以使得外圍電路分散，有利於電路設計。實施例3適用於存儲單元面積比較大，而層次較多的情況。通過共用字線 的方式實現與底層外圍電路的互連。在大容量相變存儲晶片設計中，將會遇到層次多，相變存儲單元面積小， 間隙小，通孔面積大等苛刻條件。此時需要結合實施例l、 2、 3的方式，來 實現多層次的互連。在面對多層次的存儲晶片設計時，首先應對層次進行一個劃分，將2-3層 的存儲陣列劃分為一個子層。子層內部利用邊緣互連方式或/和交錯排布的方 式互連。子層與子層之間可以採用共用字線的方式互連。如果分布緊密，可 對某些子層採用邊緣互連方式。圖8示出了一種可能的互連形式，但本發明 不局限於此。
權利要求
1、多層次相變存儲陣列與下層外圍電路的互連方法，其特徵在於採用下述4種方法中的任一種(a)利用存儲陣列邊緣的通孔實現第一層以上層次存儲陣列與下層外圍電路互連，稱之邊緣互連方式；(b)上一層的存儲單元與下一層的存儲單元錯開一段距離，交錯排布多層次存儲單元，將有限層次的存儲陣列與底層外圍電路互連，稱之交錯互連方式；(c)所有層次的存儲單元對齊排布，利用存儲單元之間的間隙，打入通孔，使上下層之間的字線連在一起，稱之共用不同層次存儲陣列字線的互連方式；(d)綜合上述(a)(b)和(c)三種互連方式中的二種或三種的互連。
2、 按權利要求1所述的多層次相變存儲陣列與下層外圍電路的互連方 法，其特徵在於在所述的方法(a)中通過增加通孔的數量，以減小通孔的串 聯電阻。
3、 按權利要求1所述的多層次相變存儲陣列與下層外圍電路的互連方 法，其特徵在於在所述的方法(b)中，最多可排布的層數x為X < (" ^ ^ +附)+ (" + W)式中，a為通孔尺寸，b為存儲單元的最小邊長，m為存儲單元的最小間 距，n為通孔的最小間距。
4、 按權利要求1或3所述的多層次相變存儲陣列與下層外圍電路的互連 方法，其特徵在於存儲單元的交錯排布為菱形交錯排布。
5、 按權利要求1所述的多層次相變存儲陣列與下層外圍電路的互連方 法，其特徵在於在所述的方法(c)中每個存儲單元的位置不互相連通的。
6、 按權利要求1所述的多層次相變存儲陣列與下層外圍電路的互連方法，其特徵在於所述的方法(d)中對多層次存儲晶片設計，先對層次進行一個劃分，將2-3層的存儲陣列劃分為一個子層，子層內部採用邊緣互連方式 或/和交錯排布的方式互連，子層與子層之間採用共用字線的方式互連。
7、 按權利要求l、 2、 3、 5和6所述的多層次相變存儲陣列與下層外圍 電路的互連方法，其特徵在於存儲陣列與外圍電路的垂直分布是利用低溫鍵 合方法實現的，通過反覆利用低溫鍵合的方法實現多層次相變存儲陣列的制 備。
8、 按權利要求4所述的多層次相變存儲陣列與下層外圍電路的互連方 法，其特徵在於存儲陣列與外圍電路的垂直分布是利用低溫鍵合方法實現的， 通過反覆利用低溫鍵合的方法實現多層次相變存儲陣列的製備。
全文摘要
本發明涉及多層次相變存儲陣列與下層外圍電路互連的方法，通過一定的互連方式實現上層相變存儲陣列與下層外圍電路互連。其特徵在於本發明提出邊緣互連、交錯互連、共用字線互連和綜合上述三種方式的互連等四種互連方式。並對每一種互連方式進行分析，指明其優缺點和一般適用範圍。以實現高密度大容量、多層次相變存儲器晶片的設計。
文檔編號H01L23/52GK101232037SQ20081003391
公開日2008年7月30日 申請日期2008年2月26日 優先權日2008年2月26日
發明者晟 丁, 波 劉, 劉衛麗, 宋志棠, 民 寶, 封松林 申請人:中國科學院上海微系統與信息技術研究所