移位分頻器電路的製作方法

2023-08-13 05:22:36 1

移位分頻器電路的製作方法
【專利摘要】本實用新型公開了一種移位分頻器電路，且為N分頻的移位分頻器電路，其中，N為大於或等於2的正整數，移位分頻器電路包括反相器、N-1個寄存器及N-2個邏輯門器件；第N-1寄存器的輸出端與反相器的輸入端及各個邏輯門器件的一輸入端連接，反相器的輸出端分別與第1寄存器的輸入端連接；各個邏輯門器件連接於第1寄存器至第N-1寄存器的輸出端與輸入端之間，且第1寄存器的輸出端與第1邏輯門器件的另一輸入端連接，第1邏輯門器件的輸出端與第2寄存器的輸入端連接，第N-2邏輯門器件的輸出端與第N-1寄存器的輸入端連接。本實用新型的移位分頻器電路結構簡單，在相同的分頻需求下，所需的寄存器和邏輯門器件更少，而且在幹擾過後可正常恢復分頻。
【專利說明】移位分頻器電路
【技術領域】
[0001]本實用新型涉及數字IC【技術領域】，更具體地涉及一種移位分頻器電路。
【背景技術】
[0002]常見的分頻器一般有兩種:移位分頻器和計數分頻器。
[0003]計數分頻器由於相位比移位分頻器控制邏輯更加複雜，在高頻設計中經常無法滿足時序要求，因此常用於中低頻時鐘的分頻器設計。而移位分頻器邏輯比較簡單，即使在高頻設計中也能夠滿足時序要求，因此常用於高頻時鐘的分頻器設計。但是，傳統的移位分頻器，分頻後時鐘的質量完全取決於寄存器組的初始狀態和運行過程中的狀態轉換，一旦由於一些無法預料的原因導致狀態錯誤，就會直接導致分頻出現問題，甚至完全錯誤。
[0004]因此，針對上述問題有必要提供一種改進的移位分頻器電路來克服上述缺陷。
實用新型內容
[0005]本實用新型的目的是提供一種移位分頻器電路，本實用新型的移位分頻器電路結構簡單，在相同的分頻需求下，所需的寄存器和邏輯門器件更少，而且在幹擾過後可正常恢復分頻。
[0006]為實現上述目的，本實用新型提供一種移位分頻器電路，且為N分頻的移位分頻器電路，其中，N為大於或等於2的正整數，所述移位分頻器電路包括反相器、N-1個寄存器及N-2個邏輯門器件；每個所述寄存器的復位端均與系統復位信號端連接，每個所述寄存器的時鐘端與外部高頻時鐘輸出端連接；所述第N-1寄存器的輸出端分別與所述反相器的輸入端及所述各個邏輯門器件的一輸入端連接，所述反相器的輸出端與所述第I寄存器的輸入端連接；各個所述邏輯門器件連接於第I寄存器至第N-1寄存器的輸出端與輸入端之間，且第I寄存器的輸出端與第I邏輯門器件的另一輸入端連接，第I邏輯門器件的輸出端與第2寄存器的輸入端連接，第N-2寄存器的輸出端與第N-1邏輯門器件的另一輸入端連接，第N-2邏輯門器件的輸出端與第N-1寄存器的輸入端連接。
[0007]較佳地，所述第I寄存器至第N-2寄存器的輸出端對輸出信號邏輯取反後輸入對應的門器件。
[0008]較佳地，當N等於2時，所述移位分頻器包括反相器及I個寄存器，所述寄存器的輸出端與所述反相器的輸入端連接，所述反相器的輸出端與所述寄存器的輸入端連接。
[0009]較佳地，所述邏輯門器件為與非門。
[0010]較佳地，所述邏輯門器件為或非門。
[0011]與現有技術相比，本實實用新型的移位分頻器電路，由於包括反相器及N-2個邏輯門器件，使得實現N分頻只需N-1個寄存器，簡化了移位分頻器的結構，便於實現；而且本實用新型的移位分頻器電路的反相器在每一個時鐘周期內均對第N-1個寄存器的輸出進行反轉，並輸入給第I寄存器，同時第N-1個寄存器的輸出直接輸入至各個邏輯門器件，各個邏輯門器件將所述第N-1個寄存器的輸出與前一個寄存器的輸出進行邏輯運算後作為下一個寄存器的輸入，從而當所述移位分頻器的中間狀態出現錯誤後，可在一定時間內恢復到正常，並在恢復後可保證分頻比不變，提高了移位分頻器電路的適用範圍，減少了外部幹擾對分頻的影響。
[0012]通過以下的描述並結合附圖，本實用新型將變得更加清晰，這些附圖用於解釋本實用新型。
【專利附圖】

【附圖說明】
[0013]圖1為本實用新型移位分頻器電路的第一實施例的電路結構圖。
[0014]圖2為圖1所示移位分頻器電路進行6分頻的電路結構圖。
[0015]圖3為圖2所示電路正常工作的時序圖。
[0016]圖4為圖2所示電路受到幹擾時工作的時序圖。
[0017]圖5為本實用新型移位分頻器電路的第二實施例的電路結構圖。
[0018]圖6為圖5所示移位分頻器電路進行6分頻的電路結構圖。
[0019]圖7為圖6所示電路正常工作的時序圖。
[0020]圖8為圖6所示電路受到幹擾時工作的時序圖。
[0021]圖9為本實用新型移位分頻器電路的第三實施例的電路結構圖。
【具體實施方式】
[0022]現在參考附圖描述本實用新型的實施例，附圖中類似的元件標號代表類似的元件。如上所述，本實用新型提供了一種移位分頻器電路，本實用新型的移位分頻器電路結構簡單，在相同的分頻需求下，所需的寄存器和邏輯門器件更少，而且在幹擾過後可正常恢復分頻。
[0023]本實用新型移位分頻器電路的移位分頻器為N分頻的移位分頻器，N為大於或等於2的正整數；所述移位分頻器包括反相器、N-1個寄存器及N-2個邏輯門器件；每個所述寄存器的復位端均與系統復位信號端連接，每個所述寄存器的時鐘端與外部高頻時鐘輸出端連接；所述第N-1寄存器的輸出端分別與所述反相器的輸入端及所述各個邏輯門器件的一輸入端連接，所述反相器的輸出端與所述第I寄存器的輸入端連接；各個所述邏輯門器件連接於第I寄存器至第N-1寄存器的輸出端與輸入端之間，且第I寄存器的輸出端與第I邏輯門器件的另一輸入端連接，第I邏輯門器件的輸出端與第2寄存器的輸入端連接，第N-2邏輯門器件的輸出端與第N-1寄存器的輸入端連接；且，在本實用新型的優選實施例中，所述第I寄存器至第N-2寄存器的輸出端對輸出信號邏輯取反後輸入對應的門器件；從而所述第N-1寄存器的輸出取反後直接作為第I寄存器的輸入，且第2寄存器至第N-1寄存器的輸入均為前一寄存器的輸出取反後與第N-1寄存器的輸出經邏輯器件進行邏輯運算的結果，如此，經歷了 N個時鐘脈衝後，第N-1寄存器總是能夠讓其它N-2個寄存器進入復位狀態，完全恢復成初始狀態。然後，再進行下一次N個狀態的循環，使得即使有抖動發生，本實用新型的移位分頻器電路也能恢復正常工作。
[0024]具體地，請參考圖1至圖4，描述本實用新型第一個實施例。如圖1所示，本實施例的移位分頻器電路 的邏輯門器件為與非門，其包括反相器INV、N-1個寄存器(第I寄存器REl、第2寄存器RE2……第N-1寄存器REN-1)及N-2個與非門(第I與非門NANDl、第2與非門NAND2……第N-2與非門NANDN-2)，N為所述移位分頻器的分頻比，且為大於或等於2的正整數；且D為各個所述寄存器的輸入端，Q為各個所述寄存器的輸出端，QN為各個所述寄存器的取反輸出端，即所述QN端輸出的信號為Q端輸出信號的邏輯取反，後續各圖中也相同。其中，每個所述寄存器的復位端RN均與系統復位信號端連接，系統復位信號端向每個寄存器的復位端的RN輸入系統復位信號RSTN，以在初始階段對移位分頻器進行整體復位，即使各個寄存器全部置為「I」或「O」 ；每個所述寄存器的時鐘端CK與外部高頻時鐘輸出端連接，外部高頻時鐘輸出端輸出高頻時鐘CLK至每個寄存器的時鐘端CK，以控制各個寄存器的運行。所述第N-1寄存器REN-1的輸出端與所述反相器INV的輸入端及各個與非門的一個輸入端連接，所述反相器INV的輸出端與所述第I寄存器REl的輸入端連接，從而所述反相器INV將所述第N-1寄存器REN-1的輸出端輸出取反後輸入至所述第I寄存器REl，且所述第N-1寄存器REN-1的輸出直接輸入各個與非門。各個與非門連接於第I寄存器至第N-1寄存器的輸入端與輸出端之間，且第I寄存器REl的輸出端與第I與非門NANDl的另一輸入端連接，第N-2寄存器REN-2的輸出端與第N-2與非門NANDN-2的另一輸入端連接，第I與非門NANDl的輸出端與第2寄存器RE2的輸入端連接，第N-2與非門NANDN-2的輸出端與第N-1寄存器REN-1的輸入端連接。
[0025]當本實施例的移位寄存器電路工作時，每一個寄存器的初始狀態都被置為「I」。每一個所述寄存器依次進行移位，且每個所述寄存器的輸出與第N-1寄存器REN-1的輸出經對應的與非門進行邏輯運算後輸入下一個寄存器；即第N-1寄存器REN-1的Q端輸出取反直接輸入第一寄存器REl的輸入端，第I寄存器REl的QN端輸出與第N-1寄存器REN-1的Q端輸出經第I與非門NANDl後輸入第2寄存器RE2，第2寄存器RE2的QN端輸出與第N-1寄存器REN-1的Q端輸出經第2與非門NAND2後輸入第3寄存器RE3，以此類推，直至第N-2寄存器REN-2的QN端輸出與第N-1寄存器REN-1的Q端輸出經第N-2與非門NANDN-2後輸入第N-1寄存器REN-1。這樣，經歷了最多N-2個時鐘脈衝後，第N-1寄存器REN-1總是能夠讓其它N-2個寄存器進入復位狀態，完全恢復成初始狀態。然後，再進行下一次N個狀態的循環。這樣，即使 所述移位分頻器的中間工作狀態出現問題，也能在一段時間後恢復正常，從而保證分頻器正常工作。其中，見圖2，圖2為本實施例的移位分頻器電路進行6分頻的電路結構圖，其正常工作時，輸出的波形如圖3所示，每個寄存器都是6分頻時鐘輸出，佔空比不一樣，其中最中間寄存器(cyc[2])輸出時鐘佔空比為1:1，從波形圖中可以看出，寄存器值的狀態分別為11111、11110、11100、11000、10000、00000，一直循環，從而產生分頻時鐘；而當移位分頻器電路受到幹擾時，如圖4示標線Ml處，寄存器狀態值本應為11100，但因異常情況被修改為10111，使得分頻器進入錯誤狀態，但幾個時鐘後，即在標線M2處，寄存器被復位，其狀態值全恢復到I的正常狀態，分頻從此進入正常的分頻狀態，從異常狀態下恢復回來。因此，即使發生了異常抖動，本實施例的分頻器電路在幾個時鐘(最長需要N-2個時鐘)後又可恢復到正常狀態，保證了分頻的正常進行。
[0026]請再參考圖5-8描述本實用新型的第二實施例，如圖5所示，本實施例的移位分頻器電路與實施例1的差別僅在於，本實施例中的邏輯門器件為或非門(N0R1、N0R2……N0RN-2)，具體見圖5。且，本實施例的移位寄器電路的工作過程與實施例1的差別僅在於，在本實施例中，所述系統復位信號RSTN將各個寄存器全部置為「0」，每個所述寄存器的輸出與第N-1寄存器REN-1的Q端輸出並經所述或非門進行邏輯運算後作為下一個寄存器的輸入，同時，第N-1寄存器REN-1的Q端輸出取反後直接作為第一寄存器REl的輸入；這樣，經歷最多N-2個時鐘脈衝後，第N-1寄存器REN-1總是能夠讓其它N-2個寄存器進入復位狀態，完全恢復成初始狀態；然後，再進行下一次N個狀態的循環。這樣，即使所述移位分頻器的中間工作狀態出現問題，也能在一段時間後恢復正常，從而保證分頻器正常工作。具體，圖6為本實施例的移位分頻器進行6分頻的電路結構圖，其正常工作時輸出的波形如圖7所示，從波形圖中可以看出，寄存器值的狀態分別為00000、00001、00011、00111、01111、11111，一直循環，從而產生分頻時鐘；而當移位分頻器電路受到幹擾時，如圖8示標線Ml處，寄存器狀態值本應為111，但因異常情況被修改為110，使得分頻器進入錯誤狀態，但幾個時鐘後，即在標線M2處，寄存器被復位，其狀態值全恢復到O的正常狀態，分頻從此進入正常的分頻狀態，從異常狀態下恢復回來。
[0027]請再結合參考圖9，圖9所示為本實用新型移位分頻器電路的一個特殊實施例，本實施例的移位分頻器電路實現對高頻時鐘CLK的2分頻，且本實施例與其它實施例的區別僅在於本實施例的移位分頻器電路不包括邏輯門器件，其它均相同。具體地，本實施例的移位分頻器電路包括反相器INV及寄存器RE1，各器件的具體連接關係見圖9，不再細述。本實施例的移位分頻器電路由於只一個寄存器，使得整個寄存器只存在兩個狀態，即為「O」、「I」；從而即使所述移位分頻器電路的中間狀態出現問題，也不會超出於這2個狀態之外；因此本實施例的移位分頻器電路不僅可正常地對高頻時鐘CLK進行2分頻，而且其工作過程不會因中間狀態的變化而發生異常。
[0028]以上結合最佳實施例對本實用新型進行了描述，但本實用新型並不局限於以上揭示的實施例，而應當涵蓋各種根據本實用新型的本質進行的修改、等效組合。
【權利要求】
1.一種移位分頻器電路，且為N分頻的移位分頻器電路，其特徵在於，N為大於或等於2的正整數，所述移位分頻器電路包括反相器、N-1個寄存器及N-2個邏輯門器件；每個所述寄存器的復位端均與系統復位信號端連接，每個所述寄存器的時鐘端與外部高頻時鐘輸出端連接；所述第N-1寄存器的輸出端分別與所述反相器的輸入端及所述各個邏輯門器件的一輸入端連接，所述反相器的輸出端與所述第I寄存器的輸入端連接；各個所述邏輯門器件連接於第I寄存器至第N-1寄存器的輸出端與輸入端之間，且第I寄存器的輸出端與第I邏輯門器件的另一輸入端連接，第I邏輯門器件的輸出端與第2寄存器的輸入端連接，第N-2寄存器的輸出端與第N-1邏輯門器件的另一輸入端連接，第N-2邏輯門器件的輸出端與第N-1寄存器的輸入端連接。
2.如權利要求1所述的移位分頻器電路，其特徵在於，所述第I寄存器至第N-2寄存器的輸出端對輸出信號邏輯取反後輸入對應的門器件。
3.如權利要求2所述的移位分頻器電路，其特徵在於，當N等於2時，所述移位分頻器包括反相器及I個寄存器，所述寄存器的輸出端與所述反相器的輸入端連接，所述反相器的輸出端與所述寄存器的輸入端連接。
4.如權利要求3所述的移位分頻器電路，其特徵在於，所述邏輯門器件為與非門。
5.如權利要求3所述的移位分頻器電路，其特徵在於，所述邏輯門器件為或非門。
【文檔編號】H03K23/54GK203813761SQ201420145042
【公開日】2014年9月3日 申請日期:2014年3月27日 優先權日:2014年3月27日
【發明者】張國 申請人:四川和芯微電子股份有限公司