數據傳輸系統及數據傳輸方法
2023-08-13 01:45:16
專利名稱：數據傳輸系統及數據傳輸方法
技術領域：
本發明涉及數據傳輸領域，特別涉及一種數據傳輸系統及數據傳輸方法。
背景技術：
數據傳輸系統，包括主設備、從設備以及主設備和從設備相連的總線，例如計算機硬體系統就是一種數據傳輸系統。在計算機硬體系統中，各個部
件之間傳送信息的公共通路叫總線，例如總線是在CPU、內存、輸入、輸出
等設備傳遞信息的公用通道。主機的各個部件通過總線相連接，外部設備通過相應的接口模塊電路再與總線相連接，從而形成了計算機硬體系統。
應用於數據傳輸系統中的總線一般分為串行總線和並行總線兩種。其中串行總線具有走線少，實現簡單，佔用資源少等優點，但串行總線中，二進位數據逐位通過一根數據線發送到目的器件，因此其傳輸速率慢，在很多情況下不能滿足應用需求。
並行總線較串行總線傳輸速率有了極大的提高，並行總線通常包括地址
總線AB (Address Bus )、悽t據總線DB (Data Bus ),以及控制總線CB ( ControlBus)。其中數據總線DB用於傳送數據信息，數據總線是雙向三態形式的總線，即可以把CPU的數據傳送到存儲器或I/O接口模塊等其它部件，也可以將其它部件的數據傳送到CPU。地址總線AB是專門用來傳送地址的，由於地址只能從CPU傳向外部存儲器或I/O埠 ，所以地址總線總是單向三態的，這與數據總線不同。控制總線CB用來傳送控制信號和時序信號，控制信號中，有的是微處理器送往存儲器和I / O接口模塊電路的，如讀/寫信號，片選信號、中斷響應信號等；也有是其它部件反饋給CPU的，比如中斷申請信號、復位信號、總線請求信號、設備就緒信號等。因此，控制總線的傳送方向由具體控制信號而定， 一般是雙向的。並行總線的數據線通常超過2根，因此其傳輸速率快，但並行總線的走線多，實現複雜。
由上述可知，在現有的數據傳輸系統中採用並行總線的方式傳輸數據，則存在總線的走線多，結構複雜的問題。
發明內容
本發明的數據傳輸系統，解決了數據傳輸系統中並行總線走線多、結構複雜的問題。
為了解決上述問題，本發明提供了一種數據傳輸系統，包括主設備以及與主設備相連的至少一個從設備，從設備包括從設備處理模塊，與從設備處理模塊相連的從設備接口模塊，以及與從設備接口模塊相連的存儲模塊，所述從設備處理模塊用於讀寫從設備存儲模塊，主設備通過控制線、數據地址
復用線和讀寫線與從設備接口模塊相連，其中從設備接口模塊包括地址模塊，用於根據主設備通過控制線發出的控制信號，將主設備通過數據地址復用線發出的地址信號轉換為從設備的存儲模塊對應的地址信號發送給從設備的存儲模塊。
優選的，所述的地址模塊包括判斷模塊，用於根據控制信號判斷主設備發出的地址信號是高位地址或低位地址；發送模塊，如果地址信號是低位地址則將該地址信號發送給從設備的存儲模塊的低位地址；否則將地址信號發送給從設備的存儲模塊的高位地址。
優選的，所述存儲模塊對應的地址信號位寬為16bit,主設備發出的地址信號位寬為8bit。
優選的，所述發送模塊還包括加地址模塊，用於當主設備通過讀寫線發出讀寫信號時，且發送模塊發送給存儲模塊的地址信號的低8bit不是最大值時，加地址模塊將發送模塊發出給存儲模塊的地址信號加1;當主設備通過讀寫線發出的讀寫信號時，且發送模塊發送給存儲模塊的地址信號的低8bit是最大值時，加地址模塊將發送給存儲模塊的地址信號的高8bit加1。
優選的，所述從設備接口模塊包括從設備中斷模塊，用於主設備處理模塊在對從設備的存儲模塊寫數據之後向從設備處理模塊發中斷信號。
優選的，/人設備還包括
中斷寄存器，用於存儲主設備是否對從設備存儲模塊進行了數據更新的信息；
狀態寄存器，用於存儲從設備處理模塊是否對從設備存儲模塊進行了數據更新的信息。
優選的，主設備包括主設備處理模塊和與主設備處理模塊相連的主設備接口模塊，其中主設備接口模塊包括偶校驗位產生模塊，用於產生主設備接
口模塊發出數據的偶校驗位信號；從設備接口模塊還包括偶校驗模塊，用於根據主設備偶校驗位產生模塊發出的偶校驗位信號，判斷主設備發送給從設備的數據和從設備接收到的數據是否 一致，當不一致時向主設備發出錯誤信號。
優選的，從設備接口模塊還包括偶校驗位產生模塊，用於產生從設備接口模塊發出數據的偶校驗位信號；主設備接口模塊還包括接口模塊偶校驗模塊，用於根據從設備偶校驗位產生模塊發出的偶校驗位信號，判斷從設備發送給主設備的數據和主設備接收到的數據是否一致，當不一致時向從設備發出錯誤信號。
優選的，所述主設備接口模塊和從設備接口模塊為CPLD/FPGA結構。
相應的，本發明還提供了一種數據傳輸方法，用於主設備和從設備通過從設備的接口模塊讀寫從設備的存儲模塊，包括步驟
主設備或從設備發送地址信號和控制信號；
從設備的接口模塊根據地址信號和控制信號得到從設備的存儲模塊對應的地址信號；
所述存儲模塊根據接口才莫塊發送的地址信號找到對應的地址；
主設備或從設備對所述存儲模塊對應的所述地址進行讀或寫。
優選的，所述根據地址信號和控制信號得到從設備的存儲模塊對應的地址信號包括步驟
從設備根據控制信號判斷主設備發出的地址信號是高位地址或低位地
址；
如果地址信號是低位地址則將該地址信號發送給從設備的存儲模塊的低位地址；否則將地址信號發送給從設備的存儲模塊的高位地址。
優選的，所述存儲模塊對應的地址信號位寬為16bit，主設備發出的地址 信號位寬為8bit。
優選的，當主設備發出讀寫信號時，且從設備接口模塊發送給存儲模塊 的地址信號的低8bit不是最大值時，從設備接口模塊將發送給存儲模塊的地 址信號加l，當主設備發出的讀寫信號時，且從設備接口模塊發送給存儲模塊 的地址信號的低8bit是最大值時，從設備接口模塊將發送給存儲模塊的地址 信號的高8bit加1。
優選的，主設備對所述存儲模塊進行寫數據步驟之後還包括向從設備 發中斷信號。
優選的，如果主設備向從設備存儲模塊寫入了新的數據，則主設備對所 述存儲模塊進行寫數據步驟之後還包括向從設備接口模塊發送數據更新的 信息；如果從設備處理模塊向從設備存儲模塊寫入了新的數據，則從設備處 理模塊對所述存儲模塊進行寫數據步驟之後還包括向從設備接口模塊發送 數據更新的信息；
優選的，主設備在向從設備發送地址信號的同時還包括向主設備發偶 校驗位信號；
從設備在從主設備接收到地址信號和偶校驗位信號之後還包括進行偶 數校驗。
優選的，主設備從從設備讀數據的同時還包括，從設備向主設備發送偶 校驗位信號；
主設備在接收到數據信號和偶校驗位信號之後還包括進行偶數校驗。
上述方案包括主設備以及與主設備相連的至少 一個從設備，從設備包括 從設備處理模塊，與從設備處理模塊相連的從設備接口模塊，以及與從設備 接口模塊相連的存儲模塊，所述從設備處理模塊用於讀寫從設備存儲模塊， 主設備通過控制線、數據地址復用線和讀寫線與從設備接口模塊相連，其中 從設備接口模塊包括地址模塊，用於根據主設備通過控制線發出的控制信
8號，將主設備通過數據地址復用線發出的地址信號轉換為從設備的存儲模塊 對應的地址信號發送給從設備的存儲模塊。因此上述方案實現了主設備和從 設備共享從設備的存儲模塊，並且將地址線和數據線通過控制線的控制進行
了復用，例如16根地址線和8根數據線通過兩根控制線在8根數據線上復用， 從而使走線大大減少。
在一個優選方案中，所述發送模塊還包括加地址模塊，用於當主設備通 過讀寫線發出讀寫信號時，且發送模塊發送給存儲模塊的地址信號的低8bit 不是最大值時，加地址模塊將發送模塊發出給存儲模塊的地址信號加1;當主 設備通過讀寫線發出的讀寫信號時，且發送模塊發送給存儲模塊的地址信號 的低8bit是最大值時，加地址模塊將發送給存儲模塊的地址信號的高8bit加1。 因此在讀寫數據時，只要發首地址，地址能夠自動加l，由此支持數據的連續 訪問，而且無需再設置地址，提高了訪問速度。
在另一個優選方案中，所述從設備接口模塊包括從設備中斷模塊，用於 主設備處理模塊在對從設備的存儲模塊寫數據之後向從設備發中斷信號。因 此支持了中斷機制，主設備對從設備的存儲模塊寫操作後，會產生一個中斷， 從設備立即響應，從而提高了系統的快速性。
在另一個有選方案中，支持偶數校驗機制，大大提高了系統可靠性。
在另一個有選方案中，基於CPLD/FPGA方式設計，實現簡單。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及 其它目的、特徵和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同 的部分。並未刻意按實際尺寸等比例縮放繪製附圖，重點在於示出本發明的 主旨。
圖1是本發明的數據傳輸系統一實施例的結構示意圖； 圖2是本發明的數據傳輸系統中主設備和從設備的內部結構示意圖； 圖3為本發明的數據傳輸系統一實施例的應用流程圖。
具體實施方式
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
做詳細的說明。
在下面的描述中闡述了很多具體細節以便於充分理解本發明。但是本發 明能夠以很多不同於在此描述的其它方式來實施，本領域技術人員可以在不 違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施 的限制。
其次，本發明利用示意圖進行詳細描述，在詳述本發明實施例時，為便 於說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意 圖只是實例，其在此不應限制本發明保護的範圍。
圖1為一個數據傳輸系統實施例的結構圖。下面結合圖1對本發明的數 據傳輸系統進行說明。
如圖1所示，該數據傳輸系統包括一個主i殳備10和至少一個與主i殳備10 通過總線相連的從設備20,例如所述總線可以是ECI總線。當主設備10為控 制器或擴展卡時，從設備20可以是I/0、通信、異構卡等；當主設備10為通 信卡時，從設備20可以是I/O或異構卡。從設備20包括存儲模塊40、處理 模塊50和從設備接口模塊30,處理模塊50用來通過設備接口模塊30對存儲 模塊40進行讀寫，例如處理模塊50可以是CPU,存儲才莫塊40可以是RAM， 主設備10通過ECI總線的控制線CTRL[l:O]、數據地址復用線DB[7:0]和讀 寫線WR和RD與從設備接口模塊30相連。因此主設備10可以和從設備20 共享存儲模塊40，主設備10可以通過ECI總線對從設備20的存儲模塊40 進;f於讀寫訪問。
其中從設備接口模塊30包括地址模塊300，用於根據主設備10通過控 制線CTRL[1:0]發出的控制信號，將主設備10通過數據地址復用線DB[7:0] 發出的地址信號轉換為從設備20的存儲模塊40對應的地址信號，並發送給 從設備20的存儲模塊40。其中，不同從設備20的存儲模塊40對應不同的槽 位號。
因為在本發明中的數據傳輸系統中，採用了地址和凝:據線復用的ECI總 線，因此節省了的傳輸線的數目，使得結構簡單，並且本發明中，還通過地址模塊對主設備發出的地址信號進行轉換，發出從設備的存儲模塊對應的地 址信號，這樣就使得主設備發出的地址信號的位數可以小於存儲模塊的地址 位數，因此進一步的節省了傳輸線的數目，簡化了數據傳輸系統的結構。
圖2是本發明的數據傳輸系統中主設備和從設備的內部結構示意圖。下 面結合圖2對本實施例的數據傳輸系統進行詳細說明。
在本實施例中，主設備IO可以包括主設備處理才莫塊110,例如CPU,和 主設備接口模塊120。主設備中，主設備CPU110和主設備接口模塊120之間 通過數據線DB[7:0]、片選線CS、讀控制線RD、寫控制線WR、功能控制線 CTRL[1:0]等相連。從設備20包括從設備處理模塊50,例如CPU、從設備接 口模塊30和存儲模塊40,例如RAM,從設備20中，從設備CPU50和從設 備接口模塊30之間通過數據線DB[7:0]、片選線CS、中斷線IRQ、讀控制線 RD、寫控制線WR、功能控制線CTRL[1:0]等相連。RAM40和從設備接口模 塊30之間通過地址線MA[15:0]、數據線MD[7:0]、讀寫控制線WR、片選線 CS相連。
主設備10通過ECI總線與從設備接口模塊30相連，ECI總線包括控 制線CTRL[l:O]、數據地址復用線DB[7:0]和讀寫線WR和RD,具體的ECI 總線包括13條線，定義如下2條控制線CTRL[1:0]; 8條數據地址復用線 DB[7:0]; 2條讀寫線，其中讀寫線包括1條讀控制線RD， 1條寫控制線WR; 1條偶才交-驗位CHECK。
其中，ECI總線可以用來實現主設備10讀寫從設備的RAM40,主設備 IO在讀寫從設備的RAM40的過程中主要包括下列操作寫槽位(發槽位號)、 讀槽位(回讀該槽位的信息，例如是否被從設備處理模塊佔用)、寫高位地址、 寫低位地址、讀/寫數據、釋放槽位。另外，還可以包括發中斷信號、讀中斷 信號以及偶校驗等。ECI總線中，除偶校驗外，其餘功能是通過兩條控制線 CTRL[1:0]傳送的控制信號來區分的。例如具體的執行寫槽位、讀槽位、和釋 放槽位操作時，CTRL[1:0]為00;寫高地址時CTRL[1:0]為01;寫低地址時 CTRL[1:0]為10;讀寫數據時CTRL[1:0]為11。
其中，控制線CTRL[1:0]與主設備CPU110的地址線相連，在一個示例中，CTRL[1:0]連到CPU110地址線的2、 3兩位上，作為內存映射的地址窗口。 這一示例的優點是可保證32位的CPU能夠實現地址的4位元組對齊。另夕卜， 槽位號、高8位地址、低8位地址、RAM數據、中斷信號都與主設備CPU 的8位數據線相連。由此，ECI總線是通過控制線來實現地址數據的復用控制 線發出的控制信號可以表示主設備發出的是高8位地址或低8位地址，因此 控制線起到內存映射的作用。
ECI總線的訪問方式採用共享RAM的方式。各從"i殳備上的共享RAM40 即可以由主設備CPU110來訪問，也可以由從設備自身的從設備CPU50訪問， 從設備CPU50訪問RAM40也是通過從設備接口模塊30實現。主設備10和 從設備20不能同時訪問共享RAM40，對主設備10來說，只有當從設備20 結束訪問共享RAM40空閒時，才能獲得共享RAM40操作權，反之亦然。對 於不用的數據，在RAM40中可以獨立開闢出特別的輸入緩衝區和輸出緩沖 區。初始化後，輸入緩衝區由從設備寫，主設備10讀；輸出緩衝區由主設備 10寫，從設備20讀。例如可以在RAM40中開闢4個特定的區域實時輸出 數據區(主設備寫，從設備讀)、實時輸入數據區(從設備寫，主設備讀)、管理 輸出數據區(主設備寫，從設備讀)、管理輸出數據區(從設備寫，主設備讀)。
下面結合圖2對主設備接口模塊和從設備接口模塊進行詳細說明。
其中主設備接口模塊120中包括偶校驗模塊130和偶校驗位產生模塊 140。下面進4於詳細i兌明。
偶校驗位產生模塊140，在主設備接口模塊120向從設備20發送數據時， 偶校驗位產生模塊140會將該數據的各位進行異或，產生偶校驗位，然後當 主設備10的寫控制信號輸出時，同時向從設備20發送的該數據的偶校驗位。 偶校驗模塊130,在主設備接口模塊120接收到從設備20發出的數據和從設 備20發出的偶校驗位之後，進行校驗。具體為偶校驗模塊130根據主設備接 口模塊120接收到的數據和偶校驗位可以判斷主設備接口模塊120接收到的 數據是否正確，例如主設備接口模塊120將接收到的數據進行異或看得到的 結果和4^收到的偶4L驗位是否一致， 一致則正確，不一致則不正確，如果不 正確向從設備20發出錯誤信號，從設備20會重複發送。除此之外，主設備
12接口模塊120還具有雙向三態總線收發器的功能的傳輸模塊121,可以將主設 備CPU110發出的信號，例如讀寫信號、地址信息、數據信息傳送給從設備 20。
從設備的接口模塊30中還包括以下模塊地址模塊300、中斷模塊380、 偶校驗位產生模塊305,偶校驗模塊310,另外還可以包括比較申請模塊340、 仲裁模塊330、申請返回模塊320、 RAM控制信號的產生模塊370、中斷寄存 器、狀態寄存器等。下面進行詳細說明。
所述的地址模塊300包括判斷模塊360，用於根據控制信號判斷主設備 10發出的地址信號是高位地址或低位地址；發送模塊350，如果地址信號是 低位地址則將該地址信號發送給從設備的存儲模塊的低位地址；否則將地址 信號發送給從設備的存儲模塊的高位地址。具體的，所述主設備發出的地址 信號為8bit, RAM對應的地址信號為16bit,因此地址模塊要根據主設備通過 控制線發出的高位地址信息或者低位地址信息，將主設備發出的8bit地址信 號發送給RAM的高8bit或低8bit，這樣就利用8bit的地址數據復用線實現了 向RAM發送16bit地址，因此節省了數據線。
所述發送模塊350還包括加地址模塊，用於當主設備10通過讀寫線發出 讀寫信號時，且發送模塊350發送給存儲模塊40的地址信號的低8bit不是最 大值(FF )時，加地址模塊將發送模塊350發出給存儲模塊40的地址信號加 1;當主設備IO通過讀寫線發出讀寫信號時，且發送模塊350發送給存儲模 塊40的地址信號的低8bit是最大值(FF)時，加地址模塊將發送給存儲模塊 40的地址信號的高8bit力口 1,同時低8bit清0。具體的，通常主設備10先發 出一個低8bit地址，再發出一個高8bit地址，組成一個16bit地址，這樣在主 設備10發出16bit —個首地址之後，發送模塊350將該首地址發送給RAM40; 接著在從設備20的發送模塊350接到主設備10發出讀寫信號時，且發送模 塊350發送給存儲模塊40的地址信號的低8bit不是最大值(FF )時，加地址 模塊會將發送模塊350發出給存儲模塊40的地址信號加1,然後再發送給存 儲才莫塊40;以此類推，每次在從設備20的發送模塊350接到主設備10發出 讀寫信號時，加地址模塊會將發送模塊350發出給存儲模塊40的地址信號加 1，然後再發送給存儲模塊40;直到發送模塊350發送給存儲模塊40的地址信號的低8bit是最大值(FF)時，在從設備20的發送模塊350接到主設備 10發出讀寫信號時，加地址模塊將發送給存儲模塊40的地址信號的高8bit 加l,同時低8bit清0，然後再發送給存儲模塊40,也就是地址信號的高8bit 利用低8bit的進位信號作為高8bit進位的時鐘信號。從而，在地址模塊300 中，主設備10發送的地址的優先級高於地址加l和地址進位的優先級，同時 保證了先向RAM40發出地址，再把數據寫入或讀出RAM40的這個地址，然 後地址再加1 ，從而保i正訪問共享RAM40的正確性。而且發出 一個首地址就 可以向RAM40的多個地址空間內讀出或寫入數據，因此支持了地址的連續訪 問，提高了訪問速度。
中斷模塊380,用於在主設備10完成對RAM40的寫操作之後向從設備 20發出中斷信號，從設備20接收到中斷後立即響應，提高了系統效率。
另外也可以在從設備20接口模塊中設置中斷寄存器和狀態寄存器等，然 後將從設備20和主設備10發出的地址信號的某位定義為該寄存器的地址， 例如最高位為1的地址為中斷寄存器的地址，最高位為0的地址為RAM40的
如在一具體實現中，所述主設備對RAM進行讀寫後，如果對RAM40的悽t據 進行了更新就將數據更新信號寫入從設備接口模塊30中的中斷寄存器，從而 從設備20隻要去讀中斷寄存器就知道主設備10是否對RAM40進行了數據更 新。而且在從設備20讀取中斷寄存器操作之後，中斷寄存器會進行復位。同 樣在從設備接口 30中，還包括狀態寄存器，用於從設備CPU在對RAM進行 讀寫後，如果對RAM40的數據進行了更新就將數據更新信號寫入從設備接口 模塊30中的狀態寄存器，這樣主設備10可以通過讀狀態寄存器可以知道從 設備20是否對RAM40數據進行了更新，並且主設備10讀取狀態寄存器操作 之後狀態寄存器會進行復位。在一具體實現中，中斷寄存器和狀態寄存器都 是通過具有異步鎖存功能的D觸發器實現的。具體實施如下通過把D觸發 器的輸出和要寫的數據的或門作為D觸發器的異步輸入，把寫控制線、控制 線、最高位地址線的都滿足的信號作為D觸發器的使能信號，可以實現寫1 有效、寫O無效的功能；把O作為同步輸入埠，讀信號作為時鐘信號，可 以實現讀清0的功能。另外在具體實現中還可以將狀態寄存器的地址和中斷
14寄存器地址復用，但實際物理地址不同，根據讀寫操作不同來區分。狀態寄 存器由從設備接口模塊寫，主設備讀。在ECI總線中，因中斷寄存器和狀態 寄存器地址復用，所以可以連續對兩個寄存器進行操作，而不需要重新設置 地址。
從設備接口模塊30還包括偶校驗模塊310，在從設備接口模塊30接收到 主設備IO發出的數據和主設備IO發出的偶校驗位之後，進行校驗。具體為 偶校驗模塊310根據從設備接口模塊30接收到的數據和偶校驗位可以判斷從 設備接口模塊30接收到的數據是否正確，如果不正確向主設備10發出錯誤 信號，主設備10會重複發送。
從設備接口模塊30還包括偶校驗位產生模塊305 ，在從設備接口模塊30 向主設備IO發送數據時，偶校驗位產生模塊305會將該數據的各位進行異或， 產生偶校-瞼位，然後向主IO設備發送的該數據的偶校-驗位。
從設備接口模塊還包括比較申請模塊340,其作用當主設備10想獲取某 個從設備的RAM40操作權時，主設備10向從設備20提出申請。首先主設備 10先向從設備接口模塊30發出槽位號，在片選線、寫控制線到達，並且控制 線滿足條件的情況下，比較申請模塊340判斷主設備10發出的槽位號與自身 槽位號是否一致，把比較結果輸出到仲裁模塊330。在上述數據傳輸系統中， 主設備10可以訪問各從設備20的共享RAM40,採取的方式是輪循訪問；從 設備20隻能訪問自身的共享RAM40,而自身槽位號對從設備的CPU50來說 是不透明的，所以從設備20需要在啟動或復位時掃描槽位來獲得自身槽位號， 此後從設備20每次只寫自身槽位號。因此比較申請模塊340也可以用在從設 備想獲得自身的共享RAM40操作權時提出申請。具體的，比較申請模塊340 包括一個比較器和一個鎖存器，比較器比較主設備10或從設備20發出的槽 位號和該從設備20的RAM400的槽位號是否一致， 一致為O(提出申請)，不 同為l(釋放申請)；此時若CTRL[l:O;hOO,使能鎖存器，當寫信號到達時，把 比較結果輸出到仲裁模塊330。
所述的仲裁模塊330的作用是主設備10和從設備20決定獲取共享 RAM40的操作權。詳述如下首先，當共享RAM40空閒時，誰提出申請就立馬獲取申請；其次，當主設備10已獲取申請，從設備20提出申請時，從 設備20不能立馬獲取申請，但它維持申請權(期間不需要重新寫槽位)，直 到主設備IO釋放申請權時，立馬獲取申請；再次，當從設20備已獲取申請， 主設備10提出申請時，主設備10不能立馬獲取申請，但它維持申請權(期 間不重新寫槽位)，直到從設備20釋放申請權時，立馬獲取申請。具體的， 仲裁模塊330主要是通過RS觸發器來實現的。具體實施如下，當輸入為和時， 保持先前狀態；當輸入為01時，輸出為O(從模塊獲取申請)，當輸入為10時， 輸出為l(主模塊獲取申請)。
所述的申請返回模塊320的作用根據仲裁模塊330的仲裁結果向主設備 10或從設備CPU50返回申請狀態。如果該從設備20的RAM40可用，返回 槽位號，否則返回一個值(比如0x80),如果該乂人設備20的RAM40不可用 (不存在、繁忙或故障)返回另一個值(比如Oxff)。
所述的RAM控制信號產生模塊370的作用是產生RAM40的讀寫控制線 和片選控制線。具體的，RAM控制信號的產生模塊370是通過4二選一選擇 器實現的。它產生RAM—CS信號和RAM—WR信號。選擇信號是獲取申請信 號，當主設備獲取申請時，RAM—CS為主設備10的讀、寫控制線的或門， RAM—WR為主設備10的寫控制信號；當從設備20獲取申請時，RAM—CS 為從設備20的讀、寫控制線的或門，RAM—WR為從設備20的寫控制信號。
針對現有技術，本發明中的總線利用增強型元件擴展接口模塊總線(ECI 總線)，它通過CPLD/FPGA實現，它的主要目的是不影響並行總線的傳輸 速率，解決並行總線走線過多的瓶頸，同時具有快速響應性和高可靠性。與 利用CPU實現總線設計相比，利用CPLD/FPGA實現總線設計能夠提供更穩 定的電平、更穩定的時序和更快的數據傳輸。現場控制系統對數據的穩定性 和實時性要求很高，通過CPLD/FPGA設計，可以有效的控制各種時序關係， 減少時延，從而有效地滿足現場總線對數據的各種要求。並且通過 CPLD/FPGA設計可以有效減輕CPU負荷。通過CPLD/FPGA的軟體包，設 計人員可以在很短的時間內完成電路的輸入、編譯、優化、仿真直到最後輸 出，縮短了產品的開發周期。同時，設計人員可以反覆的4察除、編程來實現 不同的功能，使得設計更改後不須重新製作硬體，既節省了時間又節約了成本。
下面舉例說明上述數據傳輸系統的工作方式，例如可以分為如下4種
圖3為本發明的數據傳輸系統一實施例的應用流程圖，如圖3所示，第 一種當主設備要讀從設備的RAM時步驟為
Sll:主設備是通過狀態寄存器來判斷管理數據和實時數據是否有更新 的，由此先讀取狀態寄存器，如果RAM有數據更新則繼續向下進行，並將狀 態寄存器復位，如果沒有更新則結束。例如具體的，管理數據優先級要比實 時數據優先級要高，由此得先判斷管理數據是否有更新，若沒更新，則判斷 實時數據是否有更新；若有更新，得把管理數據都讀走後，再判斷實時數據 是否有更新。
S12:主設備向從設備接口模塊發出槽位號和偶校驗位。
S13:從設備的偶校驗模塊根據偶校驗位和接收到的槽位號判斷接收到的 槽位號是否正確，並將結果反饋給主設備，如果正確則向下進行，如果不正 確主設備重新發送。
S14:比較申請模塊判斷槽位號是否和自身的槽位號匹配，並將結果發送 給仲裁模塊，如果匹配，進入步驟15,否則進入步驟15'。
S15:仲裁模塊判斷RAM是否空閒，如果空閒，申請返回模塊返回槽位 號，否則返回其它數據。S15，釋放該槽位號然後結束申請。
S16:主設備判斷接到的是否是發出的槽位號，是則進入步驟S17;如果 接到不是返回的槽位號則等待。例如，若回讀信息為0x80，表示從設備正在 佔用共享RAM的操作權，需要等待一段時間再讀槽位，若等待時間結束，直 接釋放並掃描下一槽位；若回讀信息為0xff,說明槽位號不在(沒有該從設備)， 掃描下一槽位；若為其他信息，表示總線故障。
S17:主設備向從設備依次發送低8bit地址信息和高8bit地址信息，以及 偶校驗位，從設備進行偶校驗，並將結果返回給主設備。
S18:主設備判斷校驗是否正確，如果不正確，則主設備重新發送，正確 則向下進行。
17S19:從設備接口模塊將主設備發送的地址信息轉換為RAM對應的地址 信息，並將RAM該地址內的數據以及偶校驗位返回給主設備。
S20:主設備進行偶校驗，並將結果反饋給從設備。主設備判斷校驗是否 正確，如果不正確，則主設備重新發送，正確則向下進行。其中，把數據讀 走後再次讀取校驗狀態寄存器是為了判斷所讀數據有錯誤，若有錯誤則丟棄 這次所讀的所有數據。
S21:主設備讀操作完成之後，發送不匹配的槽位號釋放該槽位，同時中 斷模塊產生中斷信號給從設備。
從設備的自身槽位號對CPU來說是不透明的，為了知道自身槽位號，以 便對共享RAM進行操作，從設備需要通過掃描槽位來獲取自身槽位號。掃描 槽位號只需要在初始化中完成，以後每次操作共享RAM,只需要直接寫掃描 得到的自身槽位號。另外，在完成一次讀操作之後，還可以從設備接口模塊 發給RAM的地址信號加l之後繼續讀數據，以此類推，這樣就可以在該步驟 中讀出相鄰地址的一組數據。在讀操作完成後，主設備發送不匹配的槽位號 釋放該槽位。
第二種當主設備要寫從設備的RAM時步驟和第一種的不同主要在於沒 有步驟11,步驟19為從設備接口模塊將主設備發送的地址信息轉換為RAM 對應的地址信息，然後主設備向從設備發送寫入的數據和該數據的偶校驗位， 從設備接口模塊進行偶校驗，向主設備返回偶校驗信號。S20:如果偶檢驗正 確，從設備接口模塊將主設備發送的數據寫入RAM該地址內。S21:主設備 寫才喿作完成之後，如果進行了數據更新，則將數據更新信息寫入中斷寄存器， 並且發送不匹配的槽位號釋放該槽位，同時中斷模塊產生中斷信號給從設備。
第三種當從設備CPU要讀從設備的RAM時步驟為
S31:從設備CPU讀中斷寄存器，判斷管理數據和實時數據是否有更新 的如果RAM有數據更新則繼續向下進行，並且將中斷寄存器復位。
S32:從設備CPU向從設備接口模塊發出槽位號。
S33:比較申請模塊判斷槽位號是否和自身的槽位號匹配，並將結果發送 給仲裁模塊。S34:如果匹配，仲裁模塊判斷RAM是否空閒；如果不匹配則仲裁模塊 釋放該槽位號(將槽位號置為空閒狀態)，然後結束申請。
S35:如果可用，申請返回模塊返回槽位號；如果不可用(不存在、繁忙 或故障)則返回其它數據。
S36:從設備接到返回的槽位號，則進入步驟S37;如果接到不是返回的 槽位號則等待。例如，若回讀信息為0x80，表示從設備正在佔用共享RAM 的操作權，需要等待一段時間再讀槽位，若等待時間結束，直接釋放並結束； 若為其他信息，表示總線故障。
S37: /人設備向從設備發送地址信息。
S38:從設備讀操作完成之後，發送不匹配的槽位號釋放該槽位。
第四種當從設備CPU要寫從設備的RAM時步驟和第三種的不同為
不存在步驟31,並且步驟S37為從設備向從設備發送地址信息和寫入 的數據信息。
S38:從設備寫操作完成之後，發送不匹配的槽位號釋放該槽位，如果進 行了數據更新則將數據更新信息寫入狀態寄存器。
本發明還提供了 一種數據傳輸方法，用於主設備和從設備通過從設備的 接口模塊讀寫從設備的存儲模塊，圖所示為數據傳輸方法一實施例的流程圖，
如圖所示，包括步驟
主設備或從設備發送地址信號和控制信號；
從設備的接口模塊根據地址信號和控制信號得到從設備的存儲模塊對應 的地址信號；
所述存儲模塊根據接口模塊發送的地址信號找到對應的地址；
主設備或從設備對所述存儲模塊對應的所述地址進行讀或寫。
優選的，所述根據地址信號和控制信號得到從設備的存儲模塊對應的地 址信號包括步驟
從設備根據控制信號判斷主設備發出的地址信號是高位地址或低位地址；
如果地址信號是低位地址則將該地址信號發送給從設備的存儲模塊的低
位地址；否則將地址信號發送給從設備的存儲模塊的高位地址。
優選的，所述存儲模塊對應的地址信號位寬為16bit,主設備發出的地址信號位寬為8bit。
優選的，當主設備發出讀寫信號時，且從設備接口模塊發送給存儲模塊的地址信號的低8bit不是最大值時，從設備接口模塊將發送給存儲模塊的地址信號加l,當主設備發出的讀寫信號時，且從設備接口模塊發送給存儲模塊的地址信號的低8bit是最大值時，從設備接口模塊將發送給存儲模塊的地址信號的高8bit力口 1。
優選的，主設備對所述存儲模塊進行寫數據步驟之後還包括向從設備發中斷信號。
優選的，如果主設備向從設備存儲模塊寫入了新的數據，則主設備對所述存儲模塊進行寫數據步驟之後還包括向從設備接口模塊發送數據更新的信息；如果從設備處理模塊向從設備存儲模塊寫入了新的數據，則從設備處理模塊對所述存儲模塊進行寫數據步驟之後還包括向從設備接口模塊發送數據更新的信息。
優選的，主設備在向從設備發送地址信號的同時還包括向主設備發偶校驗位信號；
從設備在從主設備接收到地址信號和偶校驗位信號之後還包括進行偶數校驗。
優選的，主設備從從設備讀數據的同時還包括，從設備向主設備發送偶校驗位信號；
主設備在接收到數據信號和偶校驗位信號之後還包括進行偶數校驗。
因為在數據傳輸系統中對數據傳輸方法進行了舉例說明，因此上述數據傳輸方法的實施例不再贅述。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上
20的限制。
雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1、一種數據傳輸系統，包括主設備以及與主設備相連的至少一個從設備，其特徵在於，從設備包括從設備處理模塊，與從設備處理模塊相連的從設備接口模塊，以及與從設備接口模塊相連的存儲模塊，所述從設備處理模塊用於讀寫從設備存儲模塊，主設備通過控制線、數據地址復用線和讀寫線與從設備接口模塊相連，其中從設備接口模塊包括地址模塊，用於根據主設備通過控制線發出的控制信號，將主設備通過數據地址復用線發出的地址信號轉換為從設備的存儲模塊對應的地址信號發送給從設備的存儲模塊。
2、 根據權利要求1所述的數據傳輸系統，其特徵在於，所述的地址模塊 包括判斷模塊，用於根據控制信號判斷主設備發出的地址信號是高位地址或 低位地址；發送模塊，如果地址信號是低位地址則將該地址信號發送給從設備的存 儲模塊的低位地址；否則將地址信號發送給從設備的存儲模塊的高位地址。
3、 根據權利要求2所述的數據傳輸系統，其特徵在於，所述存儲模塊對 應的地址信號位寬為16bit,主i殳備發出的地址信號位寬為8bit。
4、 根據權利要求3所述的數據傳輸系統，其特徵在於，所述發送模塊還 包括加地址模塊，用於當主設備通過讀寫線發出讀寫信號時，且發送模塊發 送給存儲模塊的地址信號的低8bit不是最大值時，加地址模塊將發送模塊發 出給存儲模塊的地址信號加1;當主設備通過讀寫線發出的讀寫信號時，且發 送模塊發送給存儲模塊的地址信號的低8bit是最大值時，加地址模塊將發送 給存儲模塊的地址信號的高8bit加1。
5、 根據權利要求4所述的數據傳輸系統，其特徵在於，所述從設備接口 模塊包括從設備中斷模塊，用於主設備處理模塊在對從設備的存儲模塊寫數 據之後向從設備處理模塊發中斷信號。
6、 根據權利要求4所述的數據傳輸系統，其特徵在於，從設備還包括 中斷寄存器，用於存儲主設備是否對從設備存儲才莫塊進行了數據更新的4呂息5狀態寄存器，用於存儲從設備處理模塊是否對從設備存儲模塊進行了數 據更新的信息。
7、 根據權利要求6所述的數據傳輸系統，其特徵在於，主設備包括主設 備處理模塊和與主設備處理模塊相連的主設備接口模塊，其中主設備接口模 塊包括偶校驗位產生模塊，用於產生主設備接口模塊發出數據的偶校驗位信從設備接口模塊還包括偶校驗模塊，用於根據主設備偶校驗位產生模塊 發出的偶校驗位信號，判斷主設備發送給從設備的數據和從設備接收到的數 據是否一致，當不一致時向主設備發出錯誤信號。
8、 根據權利要求6所述的數據傳輸系統，其特徵在於，從設備接口模塊 還包括偶校驗位產生模塊，用於產生從設備接口模塊發出數據的偶校驗位信號；主設備接口模塊還包括接口模塊偶校驗模塊，用於根據從設備偶校驗位 產生模塊發出的偶校驗位信號，判斷從設備發送給主設備的數據和主設備接 收到的數據是否一致，當不一致時向從設備發出錯誤信號。
9、 根據權利要求8所述的數據傳輸系統，其特徵在於，所述主設備接口 模塊和從設備接口模塊為CPLD/FPGA結構。
10、 一種數據傳輸方法，用於主設備和從設備通過從設備的接口模塊讀 寫從設備的存儲模塊，其特徵在於，包括步驟主設備或從設備發送地址信號和控制信號；從設備的接口模塊根據地址信號和控制信號得到從設備的存儲模塊對應 的地址信號；所述存儲模塊根據接口模塊發送的地址信號找到對應的地址； 主設備或從設備對所述存儲模塊對應的所述地址進行讀或寫。
11、 根據權利要求IO所述的數據傳輸方法，其特徵在於，所述根據地址 信號和控制信號得到從設備的存儲模塊對應的地址信號包括步驟從設備根據控制信號判斷主設備發出的地址信號是高位地址或低位地址；如果地址信號是低位地址則將該地址信號發送給從設備的存儲模塊的低 位地址；否則將地址信號發送給/人設備的存儲^t塊的高位地址。
12、 根據權利要求11所述的數據傳輸方法，其特徵在於，所述存儲模塊 對應的地址信號位寬為16bit,主設備發出的地址信號位寬為8bit。
13、 根據權利要求12所述的數據傳輸方法，其特徵在於，當主設備發出 讀寫信號時，且從設備接口模塊發送給存儲模塊的地址信號的低8bit不是最 大值時，從設備接口模塊將發送給存儲模塊的地址信號加1,當主設備發出的 讀寫信號時，且從設備接口模塊發送給存儲模塊的地址信號的低8bit是最大 值時，從設備接口模塊將發送給存儲模塊的地址信號的高8bit加1。
14、 根據權利要求13所述的數據傳輸方法，其特徵在於，主設備對所述 存儲模塊進行寫數據步驟之後還包括向從設備發中斷信號。
15、 根據權利要求13所述的數據傳輸方法，其特徵在於，如果主設備向 從設備存儲模塊寫入了新的數據，則主設備對所述存儲模塊進行寫數據步驟 之後還包括向從設備接口模塊發送數據更新的信息；如果從設備處理模塊 向從設備存儲模塊寫入了新的數據，則從設備處理模塊對所述存儲模塊進行 寫數據步驟之後還包括向從設備接口模塊發送數據更新的信息。
16、 根據權利要求13所述的數據傳輸方法，其特徵在於，主設備在向從 設備發送地址信號的同時還包括向主設備發偶校驗位信號；從設備在從主設備接收到地址信號和偶校驗位信號之後還包括進行偶 數校驗。
17、 根據權利要求13所述的數據傳輸方法，其特徵在於，主設備從從設 備讀數據的同時還包括，從設備向主設備發送偶校驗位信號；主設備在接收到數據信號和偶校驗位信號之後還包括進行偶數校驗。
全文摘要
本發明提供了一種數據傳輸系統和數據傳輸方法，該系統包括主設備以及與主設備相連的至少一個從設備，從設備包括從設備處理模塊，與從設備處理模塊相連的從設備接口模塊，以及與從設備接口模塊相連的存儲模塊，所述從設備處理模塊用於讀寫從設備存儲模塊，主設備通過控制線、數據地址復用線和讀寫線與從設備接口模塊相連，其中從設備接口模塊包括地址模塊，用於根據主設備通過控制線發出的控制信號，將主設備通過數據地址復用線發出的地址信號轉換為從設備的存儲模塊對應的地址信號發送給從設備的存儲模塊。解決了數據傳輸系統中並行總線走線多、結構複雜的問題。
文檔編號G06F13/38GK101477504SQ200910005689
公開日2009年7月8日 申請日期2009年2月19日 優先權日2009年2月19日
發明者張曉剛, 斌 胡, 曄 陸, 陸文軍, 陳文祥 申請人:浙江中控技術股份有限公司