分頻器電路和數字鎖相環電路的製作方法
2023-08-13 05:52:56 3
專利名稱：分頻器電路和數字鎖相環電路的製作方法
技術領域：
本發明涉及分頻電路和包括它的數字鎖相環電路(PLL)。
圖1是一般的可編程數字PLL電路的框圖。
如圖1所示，數字PLL電路包括，例如，一個相位比較器2，一個數字計數器8，一個頻率復用器4，和一個分頻器5。
相位比較器2比較頻率fref的參考時鐘信號的的相位，和來自分頻器5的振蕩輸出f5，並根據比較結果輸出一個增/減信號給數字計數器8。例如，當振蕩輸出f5的頻率低於參考時鐘信號時，它輸出一個上信號給數字計數器8，而在相反情況下，它輸出一個下信號給數字計數器8。
數字計數器8，根據相位比較器2的增/減下信號，從最低比特向最高比特，遞增或遞減計數值，並輸出一個n比特計數值給頻率復用器4。
頻率復用器4有和壓控振蕩器(VOC)同樣的功能，根據輸入計數值S3確定振蕩頻率，並最終輸出頻率f0的目的時鐘S4。分頻器5輸出一個通過對頻率復用器4的輸出信號S4進行分頻獲得的振蕩輸出f5，給相位比較器2。
圖1所示的數字PLL電路6要求一個2n/fref的操作時間，以在數字計數器8是n-比特計數器時達到圖2所示的鎖定狀態。
在數字PLL計數器中，給數字計數器8提供32/33分頻器，它選擇性地進行32或33分頻，並用這個32/33分頻器遞增或遞減。
圖3是在圖1的數字計數器8中提供的，相關領域的分頻器1的電路圖。
圖7A-7N和圖8A-8N是輸入信號S0,S7,S9,S11和S14的時序圖，以及分頻率確定信號S21,S14,S17和S19。
圖7A-7N是時序圖，其中圖3所示的4/5選擇信號是一個高電平(當4被選擇作為電路模塊3中的分頻率時)。圖8A-8N是時序圖，其中圖3所示的4/5選擇信號S24是低電平(當5被選擇作為電路模塊3中的分頻率時)。
分頻器1根據4/5選擇信號S24用32或33對輸入信號S0分頻。
如圖3所示，分頻器1包括電路模塊3和5。
電路模塊3包括D-型觸發器(D-FF)7,9,11,AND電路13和OR電路14。
D-FF7,9,11用輸入信號S0作為參考時鐘驅動。
電路模塊3根據從電路模塊5輸入的，圖7J和圖8J所示的分頻率確定信號，用4或5對輸入信號S0分頻，並從D-FF7的Q-端向電路模塊5輸出分頻信號S7。具體地，當分頻率確定信號S21是高電平時，電路模塊3產生圖8B所示的，通過用5對輸入信號S0分頻所得到的信號S7，而當分頻率確定信號S21是低電平時，產生圖7B所示的，通過用4對輸入信號S0分頻所得到的信號S7。
電路模塊5包括D-FF 15,17和19，一個4-輸出NOR電路21和一個緩衝器23。
在電路模塊5中，D-FF15的CLK端被連接到電路模塊3的D-FF17的Q-端，D-FF17的Q端被連接到D-FF19的CLK端。D-FF17的Q端被連接到D-FF19的CLK端。另外，在D-FF15,17，和19中，D端和Q-端相連接。
這裡，D-FF 15,17和19串聯，每個D-FF可以將一個信號分為兩個。因此，圖7N和8N所示的，通過用8對信號S7分頻獲得的信號S19被在D-FF19的Q端輸出。
通過用2對信號S7分頻獲得的圖7L和8L所示的信號S15被從D-FF15的Q端輸出，而通過用4對信號S7分頻獲得的圖7M和8M所示的信號S17被從D-FF17的Q端輸出。
NOR電路21接收4個信號作為輸入，即來自D-FF15,17,19的信號S15,S17,S19，和4/5選擇信號S24，並向電路模塊13中的AND電路13輸出NOR操作的結果，作為分頻率確定信號S21。這裡，如圖7J和8J所示，當S15,S17,S19和4/5選擇信號S24的全部都是低電平時，分頻率確定信號S21變為一個高電平，在其它情況下就為低電平。
當在分頻器1中將一個信號32分頻時，4/5選擇信號S24保持在高電平，而通過對輸入信號S04分頻獲得的信號S7在電路模塊5中被8分頻。結果，產生了對輸入信號S032分頻獲得的輸出信號S1。
另一方面，當分頻器1將一個信號33分頻時，它使電路模塊3在信號S7的8個周期中的7個周期作為1/4分頻器，而在8個周期中的1個周期作為1/5分頻器。所以，操作變為(4×7/8+5×1/8)×8，分頻器1產生一個通過將輸入信號S033分頻獲得的輸出信號S1。
然而，相關技術中的問題是，蜂窩電話和其它通信領域中使用的PLL電路主要使用由雙極性，非MOS邏輯構成的分頻器，因為本地頻率有1GHZ或更高的頻帶。
另外在這樣的通信領域使用的PLL電路的電源電壓在多數情況下是3V，一個基本類型的D-FF有圖4所示的結構。
所以D-FF包括差分放大器電路200和201，發射極-耦合邏輯(ECL)電路202和203，鎖存電路204和205。
差分放大器電路200包括發射極-耦合npn型電晶體Q1和Q2，和一個在耦合點提供的恆流源I0。差分放大電路201包括發射極-耦合npn型電晶體Q3和Q4，和一個在耦合點提供的恆流源I1。
ECL電路202包括發射極-耦合npn型電晶體Q5和Q6。ECL電路203包括發射極-耦合npn型電晶體Q9和Q10。
鎖存電路204包括集電極-，基極-和發射極-耦合npn型電晶體Q7和Q8。鎖存電路205包括集電極-，基極-和發射極-耦合npn型電晶體Q11和Q12。
在這個電路結構中，D-FF的輸出放大只能為大約0.3V或更低。需要降低負載阻抗，以提高通過率。
然而，近來的蜂窩電話期望提供長的通話時間，因此如果負載阻抗做得如上述一樣小，就會增加電流消耗和功率消耗。
另外，當通過率差時，雙極性ELC電路的輸出中的抖動會增加，PLL電路的VOC輸出信號中的噪聲會增加。結果，數字通信信號的比特誤碼率將變差。
例如，在圖的D-FF中，當由來自D端的輸入信號產生的E輸入信號和F輸入的波形如圖5A所示時，在輸出信號G和H中產生圖5B所示的抖動ΔX。
注意在圖3所示的分頻器1中，D-FF15,17和19在電路模塊5中以異步模式被串聯。
因此在D-FF出現的抖動被發送給D-FF17和19，而是抖動ΔX的3倍的抖動ΔY出現在從最後一級D-FF19輸出的輸出信號G和H中出現，如圖5C所示。
結果在圖3所示的分頻器1中，在最終獲得的輸出信號S1中，抖動變大。如果分頻器1被用在PLL電路中，PLL電路的VOC輸出信號的相位噪聲將增加，而數字通信信號的比特誤碼率將變壞。
本發明的一個目的是提供一個分頻器電路，和一個包括它的數字PLL電路，能夠抑制在輸出信號中出現的抖動。
根據本發明的第一方面，提供了一個分頻器電路包括包括多個串聯的存儲電路並被形成分頻器的第一分頻器，根據作為參考時鐘信號的一個輸入信號驅動，並通過由分頻率確定信號所選擇的一個分頻率對所述輸入信號分頻，以產生第一分頻信號；包括多個串聯的存儲電路並被形成分頻器的第二分頻器，根據作為參考時鐘信號的所述第一分頻信號驅動，並通過對應於所述串聯的存儲電路數的分頻率對所述第一分頻信號分頻，以產生第二分頻信號；和一個分頻率確定設備，用於根據第二分頻器的存儲電路的輸出，產生所述分頻率確定信號。
根據本發明的第二方面，提供了一個數字PLL電路，包括一個分頻器，產生一個通過對頻率復用設備的輸出信號分頻獲得的振蕩輸出；相位比較設備，用於比較參考信號和分頻器的振蕩輸出的相位；數字計數器，用於根據相位比較設備的比較結果，使用分頻器電路進行計數；和倍頻設備，用於確定振蕩頻率，以根據數字計數器的計數結果產生一個輸出信號，最終產生目標頻率的輸出信號。
最好在本發明的第一和第二方面，第一分頻器連接根據輸入信號被驅動的多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，當有隨後級的存儲電路時，根據分頻率確定信號，向隨後級的存儲電路連續輸出第二級存儲電路的輸出，當由第一分頻率進行分頻時，反饋對應於最後一級存儲電路的輸出的邏輯和的信號，和除最後一級外的存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給第一級存儲電路的輸入，並用第一級存儲電路的經反相的輸出作為第一分頻信號，而第二分頻器連接根據第一分頻信號被驅動的多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用最後一級存儲電路的輸出作為第二分頻信號。
最好第一分頻器連接根據輸入信號被驅動的多個存儲電路，以根據分頻率確定信號，當由第一分頻率進行分頻時，反饋對應於最後一級存儲電路的輸出的邏輯和的信號，和最後一級之前的存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋最後一級之前的一個存儲電路的輸出，給第一級存儲電路的輸入。
另外，最好第一分頻器連接根據輸入信號被驅動的多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，當有隨後級的存儲電路時，根據分頻率確定信號，向隨後級的存儲電路連續輸出第二級存儲電路的輸出，當由第一分頻率進行分頻時，根據分頻率確定信號，反饋最後一級存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給第一級存儲電路的輸入，並用第一級存儲電路的經反相的輸出作為第一分頻信號，而第二分頻器連接根據第一分頻信號被驅動的多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用最後一級存儲電路的輸出作為第二分頻信號。
最好是，第一分頻器連接根據輸入信號被驅動的多個存儲電路，以根據分頻率確定信號，當由第一分頻率進行分頻時，反饋最後一級存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋最後一級之前的一個存儲電路的輸出，給第一級存儲電路的輸入。
最好，第二分頻器進一步包括，在最後一級存儲電路的後一級有一個存儲電路，用輸入信號作為參考時鐘信號驅動，並將第二分頻信號作為輸入接收。
更好地是，分頻率確定設備產生一個分頻率確定信號，它表示在第二分頻器電路的所有存儲電路的所有輸出和分頻率選擇信號變為第一邏輯電平時，進行由第一分頻率進行的分頻。
最好是，分頻電路進一步包括一個耗盡計數器，它產生分頻率選擇信號，並根據由第二分頻器電路產生的第二分頻信號進行計數。
最好存儲器電路是D-型觸發器。
通過隨後結合附圖的詳細描述，本發明的這些和其它目的和特徵將變得更加清楚。
圖1是通常的可編程數字PLL電路的框圖；圖2是說明圖1所示的數字PLL電路的操作圖；圖3是在圖1所示的數字計數器中提供的相關技術的分頻器的電路圖；圖4是通常的D-FF的內部結構的視圖；和圖5A-5C是說明在D-FF發生的抖動的視圖；圖6是根據本發明第一實施例的數字PLL電路的分頻器的電路圖；圖7A-7N是在前一級電路模塊選擇4作為分頻率時，圖6所示的分頻電路的相應信號的時序圖；圖8A-8N是在前一級電路模塊選擇5作為分頻率時，圖6所示的分頻電路的相應信號的時序圖；圖9是說明耗盡計數器的視圖；圖10A是圖6所示的4/5選擇信號的波形圖，而圖10B是圖6所示的輸出信號的波形圖；圖11是根據本發明第二實施例的數字PLL電路的分頻器電路的電路圖；圖12是根據本發明第三實施例的數字PLL電路的分頻器電路的電路圖；圖13是根據本發明第四實施例的數字PLL電路的分頻器電路的電路圖；圖14是根據本發明第五實施例的數字PLL電路的分頻器電路的電路圖；圖15是根據本發明第六實施例的數字PLL電路的分頻器電路的電路圖；下面將結合附圖描述優選實施例。
圖6是根據第一實施例的數字PLL電路的分頻器電路的電路圖。
在圖1所示的數字PLL電路的數字計數器8中提供分頻器電路41。
圖7F,7G,7H和7I以及圖8F,8G,8H和8I分別是圖6所示的信號S49,S51,S53，和S47的時序圖。
這裡圖7A-7N是在4/5選擇信號S24是高電平時的時序圖(當在電路模塊3中選擇4作為分頻率時)。圖8A-8N是在4/5選擇信號S24是低電平時的時序圖(當在電路模塊3中選擇5作為分頻率時)。
如圖6所示，分頻器電路41包括一個電路模塊3，作為第一分頻器，電路模塊45作為第二分頻器。
這裡電路模塊3和上述圖3所示的相關領域的分頻器的電路模塊一樣。
因此，輸入信號S0,S7,S9,S11，和S14的時序，以及圖6所示的分頻率確定信號S21,S15,S17,S19變得和圖7A,7B,7C,7D,7E,7J,7L,7M,7N，以及圖8A,8B,8C,8D,8E,8J,8L,8M,8N所示的一樣，以和上述分頻器1同樣的方式。
以下將給出圖6所示的電路模塊45的詳細解釋。
電路模塊45包括D-FF47,49,51和53，一個5-輸入NOR電路55作為分頻率確定設備，和一個緩衝器57。
D-FF47的Q-端被連接到D-FF49的D端，D-FF49的Q端被連接到D-FF51的D端，D-FF51的Q端被連接到D-FF53的D端，而D-FF53的Q端被連接到D-FF47的D端。
在這個結構中，D-FF47的輸出被順序送到D-FF49,51和53，而D-FF53的輸出被反饋到D-FF47的輸入。
D-FF47,49,51和53的CLK端被連接到電路模塊3的D-FF7的Q-端，並和信號S7同步被驅動。
這裡如圖7E-7I所示，例如D-FF53的Q端的電平變化效果被反饋到D-FF53的Q端，作為信號S7的一個周期的4倍(D-FF47,49,51和53的級數)時間之後的一個反相電平變化。因此信號S47,S47-和S49,S51和S53變成通過對信號S78分頻得到的信號。
NOR電路55接收來自D-FF47,49,51和53的信號S47,S49,S51和S53和4/5選擇信號作為輸入，並向電路模塊3輸出對它們進行NOR操作的結果作為分頻率確定信號S21。
這裡，分頻率確定信號S21的波形示於圖7J和圖8J，並且和從分頻器1的NOR電路21輸出的分頻率確定信號一樣。
4/5選擇信號S24，被從耗盡計數器53輸出，如圖9所示。
耗盡計數器59輸出圖10A所示的4/5選擇信號S24給電路模塊45。在4/5選擇信號是低電平時，電路模塊45輸出通過對輸入信號S033分頻，而4/5選擇信號是高電平時，通過對輸入信號S032分頻獲得的信號S57。
如圖10B所示，輸出信號S57包括，等於對輸入信號S033分頻獲得的信號的3個周期，和等於對輸入信號S032分頻獲得的一個信號地8個周期。
耗盡計數器59通過計算輸出信號S57中包括的脈衝，來計算計數值1315(33×3+32×38)。
接著將說明圖6所示的分頻器電路41的操作。
首先將參考圖7A-7N說明將一個信號32分頻時，分頻器電路41的操作。
在這種情況下，如圖7A-7N所示，4/5選擇信號被保持在高電平，並如圖7J所示，分頻率確定信號S21被保持在低電平。因此，信號S13也被保持在低電平，而如圖7C所示的，從D-FF9的Q端輸出的信號S9被輸出到D-FF7的D端，作為圖7E所示的信號S14。
因此，例如D-FF7的D端的電平變化效果被反饋到D-FF7的D端，作為在輸入信號S0×2(D-FF7和9的級數)的一個周期時間過後的經反相的電平變化。因此，如圖7B,7C和7E所示，信號S7,S9和S14變成被4分頻的輸入信號S0。
接著，信號S7輸入到D-FF47的CLK端。這裡，如上所述，如圖7I,7F,7G,7H所示，信號S47,S47-,S49,S51和S53變成被8分頻的信號S7，也就是，輸入信號S0被32(=4×8)分頻。
信號S53經過緩衝器57被作為輸出信號S57輸出。
這裡輸出信號S57變為被32分頻的輸入信號S0。
接著將參考圖8A-8N描述信號被33分頻時，分頻器電路41的操作。
在這種情況下，如圖8A-8N所示，4/5選擇信號S24被保持在低電平，並且如圖8J所示，分頻率確定信號S21根據信號S47,S49,S51和S53變為低電平或高電平。因此，在分頻率確定信號S21為高電平時，AND電路13輸出信號S11到OR電路4，作為信號S13。
OR電路14對信號S13和信號S9進行OR操作，並將結果輸出到D-FF7的D端，作為信號S14。
這裡信號S11是在D-FF11中將信號S9延遲一個時鐘周期得到的，因此當分頻率確定信號S21為高電平時，將在3個時鐘周期變為高電平的脈衝A1，出現在與周期對應的信號S14中。
另外，與之相對應，將在3個時鐘周期變為低電平的脈衝A2，出現在信號S7中。
信號S7被輸入到D-FF47,49,51,53的CLK端。信號S7被用作時鐘信號，以驅動D-FF47,49,51和53。
這裡，例如在D-FF47中，在信號S7的4個周期後，信號的電平被反相。因此如圖8I所示，在時間t1信號S47被從高電平切換到低電平，接著在信號S7的4個周期後的t2被從低電平切換到高電平。這時，信號S7包括在3個時鐘周期為低電平的脈衝A，因此在17個周期變為低電平的脈衝A3出現在信號S47中。
接著信號S47在17個時鐘周期保持在高電平，接著在時間t3被從高電平切換到低電平。
也就是，信號S47的周期是33個時鐘周期。因此S47變為被33分頻的信號S0。
以同樣的方式，信號S49,S51和S53變成被33分頻的輸入信號S0。
信號S53作為輸出信號S57被經過緩衝器57輸出。
這裡，輸出信號S57也變為被33分頻的輸入信號S0。
NOR電路55對信號S47,S49,S51和S53及4/5選擇信號S24進行NOR操作，以產生分頻率確定信號S21作操作結果。這時，由於4/5選擇信號S24是低電平，在所有的信號S47,S49,S51,S53都是低電平時，分頻率確定信號S21變為高電平。也就是，從時間t1,t3,…分頻率確定信號在5個時鐘周期變為高電平。
如上所述，根據分頻器電路41，可以選擇性地進行32和33分頻。
在分頻器電路41中，電路模塊45用信號S7作為參考時鐘驅動D-FF 47,49,51和53。結果在前一級D-FF出現的抖動不被傳送到後續級D-FF，結果輸出信號S57的抖動能被大大降低。
結果，根據本實施例的數字PLL電路被提供了一個分頻器電路41，作為一個數字計數器，相位噪聲的效果能被抑制，例如，數字通信信號的比特誤碼率可被改善。
圖11是根據本發明第二個實施例的數字PLL電路的頻率驅動器電路61的電路圖。
如圖11所示，分頻器電路61包括電路模塊3，作為第一分頻器，和電路模塊65作為第二分頻器。
這裡，電路模塊3和圖3所示的相關技術的分頻器1的上述電路模塊3一樣。
因此，輸入信號S0,S7,S9,S11,S14和分頻率確定信號S21,S15,S17,S19的時序圖變得和圖7A,7B,7C,7D,7E,7J,7L,7M,7N以及圖8A,8B,8C,8D,8E,8J,8L,8M,8N中所示的分頻器1的一樣。
下面將詳細描述圖6所示的電路模塊65。
如圖11所示，電路模塊65裝備有D-FF62，作為圖6所示的電路模塊45的D-FF53的後續級。
也就是，D-FF53的Q端被連接到D-FF62的D端，而D-FF62的Q端被連接到緩衝器63。
另外，輸入信號S0被輸入到D-FF62的CLK端。
在電路65中，圖11所示的信號S47,S49,S5和S53的時序圖，以和圖6所示的分頻器電路41同樣的方式變成圖7I,7F,7G，和7H以及圖8I,8F,8G，和8H。
信號S53的波形在D-FF62中用輸入信號作為參考被整形，並變成一個被延遲了圖7K和8K所示的輸入信號的一個時鐘周期的信號S62。信號S62被作為輸出信號S63經過緩衝器63被輸出。
如上所述，根據分頻器電路61，可以用輸入信號S0對信號S53的波形整形，以獲得和輸入信號S0同步的輸出信號S63。
注意在分頻器電路61中，由於加入了D-FF62，與圖6所示的分頻器電路41相比，功率消耗變得更大。
圖12是根據本發明第三個實施例的數字PLL電路的頻率驅動器電路71的電路圖。
如圖12所示，分頻器電路71包括電路模塊73，作為第一分頻器，和電路模塊45作為第二分頻器。
這裡，電路模塊45和圖6所示的分頻器電路41的電路模塊45一樣。
下面將詳細描述圖6電路模塊73。
電路模塊73包括D-FF74和76,AND電路75和OR電路72。
用輸入信號S0作為參考時鐘驅動D-FF74和76。
D-FF74的Q端被連接到D-FF74的D端。而D-FF74的Q-端被連接到OR電路的一個輸入端，和電路模塊45的D-FF47,49,51和53的CLK端。
電路模塊73根據圖7J和8J所示的分頻率確定信號S21對輸入信號2或3分頻，並將經分頻的信號S74-從D-FF74的Q-端輸出到電路模塊45。特別是，當分頻率確定信號S21是高電平時，電路模塊73產生對輸入信號S03分頻獲得的信號S74-，而電路模塊45產生對輸入信號S017分頻獲得的輸出信號S57。
另外，當分頻率確定信號S21是低電平時，電路模塊73產生通過對輸入信號S02分頻得到的信號S74-，而電路45產生通過對輸入信號S016分頻獲得的一個輸出信號S57。
圖13是根據本發明第四個實施例的數字PLL電路的頻率驅動器電路81的電路圖。
頻率驅動器電路81選擇分頻率24或25對輸入信號S0分頻。
如圖13所示，分頻器電路81包括電路模塊3，作為第一分頻器，和電路模塊75作為第二分頻器。
這裡，電路模塊3和圖6所示的分頻器電路41的電路模塊3一樣。
也就是，電路模塊3產生通過基於分頻率確定信號，對輸入信號S04或5分頻獲得的信號S7。
下面將描述電路模塊75。
電路模塊75包括D-FF83,84，和86,4-輸入NOR電路86，和緩衝器87。
D-FF83的Q-端被連接至 D-FF84的D端，而D-FF84的Q端被連接到D-FF85的D端，D-FF85的Q端被連接到D-FF83的D端。
也就是，在這種結構中，D-FF83的Q-端被連續傳送到D-FF84和85，而D-FF85的輸出被反饋到D-FF83。
另外，D-FF83,84,85的CLK端被連接到電路模塊3的D-FF7的Q-端，並被驅動和信號S7同步。
這裡，例如D-FF83的Q端的電平變化的效果被反饋到D-FF83的Q端，作為信號S7×3(D-FF84,85，和86的數)的一個周期時間之後反相電平變化。因此，信號S83-,S84，和S85變成被6分頻的信號S7。
NOR電路86接收來自D-FF83,84,85的Q端的信號S83,S84，和S85以及4/5選擇信號S24作為輸入信號，並輸出NOR的操作結果給電路模塊3，作為分頻率確定信號S82。
在分頻器電路81中，電路模塊3根據從電路模塊75輸入的分頻率確定信號，將輸入信號S04或5分頻，並將分頻信號S7從D-FF7的Q-端輸出到電路模塊75。具體地，當分頻率確定信號S82是高電平時，電路模塊3產生通過對輸入信號S05分頻獲得的信號，而電路模塊75產生通過對輸入信號S025分頻獲得的信號。
另外，當分頻率確定信號S82是一個低電平時，電路模塊3產生通過對輸入信號S04分頻獲得的信號S7，而電路模塊75產生通過對輸入信號S024分頻獲得的信號。
如上所述，根據分頻器電路81，可以選擇分頻率24或25，對輸入信號S0分頻。
另外，在分頻器電路81中，由於電路模塊75用信號S7作為參考時鐘驅動D-FF83,84，和85，在前一級D-FF中出現的抖動不會傳到後續級的D-FF，輸出信號S57中的抖動大大降低。
圖14是根據本發明第五個實施例的數字PLL電路的頻率驅動器電路91的電路圖。
頻率驅動器電路91選擇分頻率40或41對輸入信號S0分頻。
如圖14所示，分頻器電路91包括電路模塊3，作為第一分頻器，和電路模塊95作為第二分頻器。
這裡，電路模塊3和圖6所示的分頻器電路41的電路模塊3一樣。
也就是，電路模塊3產生通過基於分頻率確定信號S106，對輸入信號S04或5分頻獲得的信號S7。
下面將描述電路模塊95。
電路模塊95包括D-FF101,102，和103,104和106,6-輸入NOR電路106，和緩衝器107。
D-FF101的Q-端被連接到D-FF102的D端，而D-FF103的Q端被連接到D-FF103的D端，D-FF103的Q端被連接到D-FF104的D端，D-FF104的Q端被連接到D-FF105的D端，而D-FF105的Q端被連接到D-FF101的D端。
也就是，在這種結構中，D-FF的Q-端的輸出被連續傳送到D-FF102,103,104和105，而D-FF105的輸出被反饋到D-FF101的輸入端。
D-FF101,102,103,104的CLK端被連接到電路模塊3的D-FF7的Q-端，並被驅動和信號S7同步。
這裡，例如D-FF101的Q-端的電平變化的效果被反饋到D-FF101的Q-端，作為信號S7×5(D-FF101-105的數)的一個周期時間之後反相電平變化。因此，信號S101,S101-,S102，和S103,S104和S105變成被10分頻的信號S7。
NOR電路106接收來自D-FF101,102,103,104,105的Q端的信號S101,S102，和S103,S104和S105以及4/5選擇信號S24作為輸入信號，並輸出NOR的操作結果給電路模塊3，作為分頻率確定信號S106。
在分頻器電路91中，電路模塊3根據從電路模塊95輸入的分頻率確定信號S106，將輸入信號S04或5分頻，並將分頻信號S7從D-FF7的Q-端輸出到電路模塊95。具體地，當分頻率確定信號S106是高電平時，電路模塊3產生通過對輸入信號S05分頻獲得的信號S7，而電路模塊95產生通過用信號S7作為參考時鐘對輸入信號S041分頻獲得的信號。
當分頻率確定信號S106是一個低電平時，電路模塊3產生通過對輸入信號S04分頻獲得的信號S7，而電路模塊95產生通過用信號S7作為參考信號對輸入信號S044分頻獲得的信號。
如上所述，根據分頻器電路91，可以選擇分頻率40或41，對輸入信號S0分頻，並可以以同步模式驅動D-FF101-105。
圖15是根據本發明第六個實施例的數字PLL電路的頻率驅動器電路91的電路圖。
分頻器電路111選擇分頻率40或41對輸入信號S0分頻。
如圖15所示，分頻器電路111包括電路模塊113，作為第一分頻器，和電路模塊45作為第二分頻器。
這裡，電路模塊45和圖6所示的相關技術的分頻器電路41的電路模塊45一樣。
也就是，電路模塊45產生信號S1178分頻獲得的輸出信號S57。
下面將描述電路模塊113。
如圖15所示，電路模塊113包括D-FF117,119，和121,AND電路123和124,OR電路114，緩衝器125和反相器126。
在電路模塊113中，D-FF117的Q-端被連接到D-FF119的D端，而D-FF119的Q端被連接到D-FF121的D端。
輸入信號S0被輸入到D-FF117,119和121的CLK端。
緩衝器125的輸入端被連接到OR電路55的輸出端，而緩衝器125的輸出端被連接到AND電路123的一個輸入端。
AND電路123的另一個輸入端被連接到D-FF121的Q端。
反相器126的輸入端被連接到OR電路55的輸出端，而反相器126的輸出端被連接到AND電路124的一個輸入端。
AND電路124的另一個輸入端被連接到D-FF119的Q端。
AND電路123和124的輸出端被連接到OR電路114的輸出端，而OR電路114的輸出端被連接到D-FF117的D端。
在電路模塊113中，當分頻率確定信號S55是低電平時，來自D-FF119的Q端的信號S119，經過AND電路124和OR電路114，被反饋到D-FF117的D端。因此，信號S117變成經4分頻的輸入信號S0。
在電路模塊113中，當分頻率確定信號S55是高電平時，來自D-FF121的Q端的信號S121，經過AND電路123和OR電路114，被反饋到D-FF117的D端。因此，信號S117變成經4分頻的輸入信號S0。
由於這個原因，信號S117變成被6分頻的輸入信號。
當4/6選擇信號S134是低電平時，如果電路模塊45將信號S1178分頻，輸出信號S57變成被32分頻的輸入信號S0。當4/6選擇信號S134是高電平時，如果電路模塊45將信號S117 8分頻，輸出信號S57變成被34分頻的輸入信號S0。
如上所述，根據分頻器電路111，可以選擇32或34的分頻率，將輸入信號S0分頻，並可以以同步模式驅動D-FF47,49,51和53。
注意本發明不限於上述實施例，並包括在權利要求範圍內的改型。
在本發明的分頻器電路中。例如，在第一和第二分頻器中被串聯的D-FF數能根據分頻率被任意設置。
另外，儘管參考實例說明了以上實施例，其中能在第一分頻器中選擇兩個分頻率，可以提供一種配置，選擇兩個或多個分頻率。在這種情況下，例如，可以提供一種配置，使用2或多個比特作為分頻率確定信號，並反饋3或多種信號給第一級D-FF的D端。
另外，儘管參考D-FF說明了以上實施例，作為存儲電路的一個例子，可以使用RS觸發器，JK觸發器等。
另外，儘管參考使用NOR電路作為分頻率確定電路說明了以上實施例，只要能夠實現同樣的功能，也可以使用其它的電路。
如上所述，根據本發明的分頻器電路，可以從多個分頻率中選擇一個分頻率，對輸入信號分頻。
另外，在本發明的分頻器電路中，第二分頻器電路的多個存儲電路，能用第一分頻信號作為參考信號同步驅動。結果，前一級存儲電路中出現的抖動不會被傳送到後一級存儲電路，而最後一級存儲電路中的輸出信號中的抖動能被大大降低。
根據本發明的數字PLL電路，通過在數字計數器中提供以上分頻器電路，能夠抑制相位噪聲的效果，因此，例如數字通信信號的比特誤碼率可得到改善。
權利要求
1．一個分頻器電路包括包括多個串聯的存儲電路並被形成分頻器的第一分頻器，根據作為參考時鐘信號的一個輸入信號驅動，並通過由分頻率確定信號所選擇的一個分頻率對所述輸入信號分頻，以產生第一分頻信號；包括多個串聯的存儲電路並被形成分頻器的第二分頻器，根據作為參考時鐘信號的所述第一分頻信號驅動，並通過對應於所述串聯的存儲電路數的分頻率對所述第一分頻信號分頻，以產生第二分頻信號；和一個分頻率確定設備，用於根據所述第二分頻器的所述存儲電路的輸出，產生所述分頻率確定信號。
2．如權利要求1的分頻電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，當有隨後級的存儲電路時，根據所述分頻率確定信號，向隨後級的存儲電路連續輸出所述第二級存儲電路的輸出，當由第一分頻率進行分頻時，反饋一個對應於最後一級存儲電路的輸出的邏輯和信號，和除最後一級之外的存儲電路的一個輸出，給第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給所述第一級存儲電路的輸入，並用所述第一級存儲電路的經反向的輸出作為所述第一分頻信號和所述第二分頻器連接根據第一分頻信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反向的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用所述最後一級存儲電路的輸出作為所述第二分頻信號。
3．如權利要求2的分頻器電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以根據所述分頻率確定信號，在由第一分頻率進行分頻時，反饋一個對應於最後一級存儲電路的輸出的邏輯和的信號，和輸出最後一級的前一級電路的輸出到第一存儲級的輸入，和在由第二分頻率進行分頻時，反饋最後一級存儲器前的一級存儲電路的一個輸出到所述第一級存儲電路的一個輸入。
4．如權利要求1的分頻器電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反向的輸出，當有隨後級的存儲電路時，根據所述分頻率確定信號，向隨後級的存儲電路連續輸出所述第二級存儲電路的輸出，當由第一分頻率進行分頻時，反饋最後一級存儲電路的輸出給第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給所述第一級存儲電路的輸入，並用所述第一級存儲電路的經反相的輸出作為所述第一分頻信號和所述第二分頻器連接根據第一分頻信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反向的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用所述最後一級存儲電路的輸出作為所述第二分頻信號。
5．如權利要求4的分頻器電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以根據所述分頻率確定信號，在由第一分頻率進行分頻時，反饋最後一級存儲電路的輸出到第一級存儲電路的輸入，和在由第二分頻率進行分頻時，反饋最後一級存儲器前的一級電路的一個輸出到所述第一級存儲電路的一個輸入。
6．根據權利要求2的分頻電路，其中所述第二分頻器進一步包括，在最後一級存儲電路的後一級有一個存儲電路，用所述輸入信號作為參考時鐘信號驅動，並將所述第二分頻信號作為輸入接收。
7．如權利要求2的分頻器電路，其中所述分頻率確定設備產生一個分頻率確定信號，它表示在所述第二分頻器電路的所有電路級的所有輸出和分頻率選擇信號變為第一邏輯電平時，進行由第一分頻率進行的分頻。
8．如權利要求1的分頻器電路，進一步包括一個耗盡計數器，它產生所述分頻率選擇信號，並根據由所述第二分頻器電路產生的第二分頻信號進行計數。
9．如權利要求1的分頻器電路，其中所述存儲電路是D-型觸發器。
10．數字PLL電路包括一個分頻器，產生一個通過對被率設備的輸出信號分頻獲得的振蕩輸出；相位比較設備，用於比較參考信號和分頻器的所述振蕩輸出的相位；數字計數器，用於根據所述相位比較設備的比較結果，使用分頻器電路進行計數；和頻率復用設備，用於確定振蕩頻率，以根據數字計數器的計數結果產生一個輸出信號，最終產生目標頻率的輸出信號；數字計數器的分頻器電路包括用輸入信號作為參考時鐘信號驅動串聯的多個存儲電路的第一分頻器，並用由分頻率確定電路所選擇的分頻率對所述輸入信號分頻，以產生第一分頻信號；用所述第一分頻信號作為參考時鐘信號驅動串聯的多個存儲電路的第二分頻器，並用對應於串聯的所述存儲電路數的分頻率驅動所述第一分頻信號，以產生第二分頻信號；和分頻率確定設備，用於根據所述第二分頻器的所述存儲電路的輸出，產生所述分頻率確定信號。
11．如權利要求10的數字PLL電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，當有隨後級的存儲電路時，根據所述分頻率確定信號，向隨後級的存儲電路連續輸出所述第二級存儲電路的輸出，當由第一分頻率進行分頻時，反饋對應於最後一級存儲電路的輸出的邏輯和的信號，和除最後一級存儲電路的存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給所述第一級存儲電路的輸入，並用所述第一級存儲電路的經反相的輸出作為所述第一分頻信號和所述第二分頻器連接根據第一分頻信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用所述最後一級存儲電路的輸出作為所述第二分頻信號。
12．如權利要求11的數字PLL電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以根據所述分頻率確定信號，在由第一分頻率進行分頻時，反饋對應於最後一級存儲電路的輸出的邏輯和的信號，和最後一級之前的一個存儲電路的輸出到第一級存儲電路的輸入；和當由第二分頻率進行分頻時，反饋最後一級前的一個存儲電路的輸出，給所述第一級存儲電路的輸入。
13．如權利要求10的數字PLL電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反相的輸出，當有隨後級的存儲電路時，根據所述分頻率確定信號，向隨後級的存儲電路連續輸出所述第二級存儲電路的輸出，當由第一分頻率進行分頻時，根據所述分頻率確定信號，反饋最後一級存儲電路的輸出到第一級存儲電路的輸入；當由第二分頻率進行分頻時，反饋除最後一級之外的一個存儲電路的輸出，給所述第一級存儲電路的輸入，並用所述第一級存儲電路的經反向的輸出作為所述第一分頻信號和所述第二分頻器連接根據第一分頻信號被驅動的所述多個存儲電路，以向第二級存儲電路輸入第一級存儲電路的一個經反向的輸出，輸入前一級存儲電路的一個輸出到用於第三級的隨後一級存儲電路，並輸入最後一級存儲電路的輸出到第一級存儲電路，並用所述最後一級存儲電路的輸出作為所述第二分頻信號。
14．如權利要求13的數字PLL電路，其中所述第一分頻器連接根據輸入信號被驅動的所述多個存儲電路，以根據所述分頻率確定信號，在由第一分頻率進行分頻時，反饋最後一級存儲電路的輸出到第一級存儲電路的輸入；和當由第二分頻率進行分頻時，反饋最後一級前的一個存儲電路的輸出，給所述第一級存儲電路的輸入。
15．根據權利要求11的數字PLL電路，其中所述第二分頻器進一步包括，在最後一級存儲電路的後一級有一個存儲電路，用所述輸入信號作為參考時鐘信號驅動，並將所述第二分頻信號作為輸入接收。
16．如權利要求1的數字PLL電路，其中所述分頻率確定設備產生一個分頻率確定信號，它表示在所述第二分頻器電路的所有存儲電路的所有輸出和分頻率選擇信號變為第一邏輯電平時，進行由第一分頻率進行分頻。
17．如權利要求10的數字PLL電路，其中所述數字計數器進一步包括一個耗盡計數器，它產生所述分頻率選擇信號，並根據由所述第二分頻器電路產生的第二分頻信號進行計數。
18．如權利要求10的數字PLL電路，其中所述存儲電路是D-型觸發器。
全文摘要
分頻器電路和包括它的數字PLL電路,能夠抑制輸出信號中的抖動,包括第一電路模塊,它用輸入信號作為參考時鐘信號驅動串聯的D－FF,並用由分頻率確定信號選擇的分頻率對輸入信號分頻,產生第一分頻信號;用第一分頻信號作為參考時鐘信號,驅動串聯的D－FF的第二電路模塊,和根據第二電路模塊的D－FF的輸出和分頻率選擇信號產生一個分頻率確定信號的OR電路。
文檔編號H03L7/18GK1215257SQ98119518
公開日1999年4月28日 申請日期1998年9月16日 優先權日1997年9月17日
發明者西山清一 申請人:索尼公司