微處理器及縮短分頁表尋訪時間的方法
2023-07-10 20:15:51
專利名稱：：微處理器及縮短分頁表尋訪時間的方法
技術領域：
：本發明是關於微處理器，特別是關於微處理器的預取(prefetch)數據的方法。
背景技術：
：現今許多微處理器具有使用虛擬存儲器的能力，特別是能夠運用一存儲器分頁機制(memorypagingmechanism)。本領域技術人員應能理解，作業系統在系統存儲器中所建立的分頁表(pagetables)是用來將虛擬地址轉譯成物理地址。根據《IA-32英特爾架構軟體開發者手冊，第3A冊系統程序設計導弓丨，第1篇，2006年6月》中所描述的x86架構處理器技術(該參考文獻全文是以引用方式併入本文中)，分頁表可採取階層方式(hierarchicalfashion)排列。具體說來，分頁表包含多個分頁表項目(pagetableentries；PTE)，各個分頁表項目儲存一物理存儲器分頁的物理分頁地址與物理存儲器分頁的屬性。所謂的分頁表尋訪(tablewalk)是指提取一虛擬存儲器分頁地址並使用此虛擬存儲器分頁地址來尋訪(traverse)分頁表階層，用以取得與此虛擬存儲器分頁地址對應的分頁表項目以便將虛擬地址轉譯成物理地址。由於物理存儲器存取的延遲時間相對較長，加上在分頁表尋訪過程中可能要對物理存儲器進行多重存取，因此執行分頁表尋訪十分耗時。為了避免因執行分頁表尋訪而造成的時耗，處理器通常會包含一轉譯查詢緩衝器(TranslationLookasideBuffer；TLB)用以儲存虛擬地址及由虛擬地址轉譯成的物理地址。然而，轉譯查詢緩衝器的大小有限，並且當轉譯查詢緩衝器發生遺失(miss)時還是需要執行分頁表尋訪。因此，我們需要一種能夠縮短分頁表尋訪的執行時間的方法。
發明內容本發明提供一種微處理器，包括高速緩存、載入單元以及預取單元。載入單元用以接收第一載入請求信號，第一載入請求信號用以顯示第一載入請求信號正載入第一分頁表項目。預取單元耦接至載入單元，預取單元用以從載入單元中接收第一快取線的物理地址，第一快取線包含第一載入請求信號所指定的第一分頁表項目，預取單元還產生第一請求信號用以預取第二快取線至高速緩存，其中第二快取線為第一快取線之後的下一條快取線。本發明提供一種縮短分頁表尋訪時間的方法，適用於具有一高速緩存且支持分頁虛擬存儲器的一微處理器。上述方法包括檢測一第一分頁表項目的一第一載入請求信號。上述方法還包括根據檢測第一載入請求信號的結果，預取一第二快取線至高速緩存，其中第二快取線為一第一快取線之後的下一條快取線，並且第一快取線包含第一載入請求信號所指定的第一分頁表項目。本發明提供另一種微處理器，包括高速緩存、載入單元以及預取單元。載入單元用以接收第一載入請求信號，第一載入請求信號用以顯示第一載入請求信號正載入第一分頁表項目。預取單元耦接至載入單元，預取單元用以從載入單元中接收第一快取線的物理地址，第一快取線包含第一載入請求信號所指定的第一分頁表項目，預取單元還產生第一請求信號用以預取第二快取線至高速緩存，其中第二快取線為第一快取線之前的上一條快取線。本發明提供另一種縮短分頁表尋訪時間的方法，適用於具有一高速緩存且支持分頁虛擬存儲器的一微處理器。上述方法包括檢測一第一分頁表項目的一第一載入請求信號。上述方法還包括根據檢測第一載入請求信號的結果，預取一第二快取線至高速緩存，其中第二快取線為一第一快取線之前的上一條快取線，並且第一快取線包含第一載入請求信號所指定的第一分頁表項目。為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。圖1為本發明實施例的微處理器的方塊圖；圖2為圖1中的微處理器的操作流程圖。[主要元件標號說明]100微處理器；102指令快取；104指令轉譯器；106指令配送器；108載入單元；112數據快取；114總線接口單元；116轉譯查詢緩衝器；118分頁表尋訪引擎；122預取單元；124第一快取線；126第二快取線；128物理存儲器；132虛擬地址；134遺失信號；136分頁表項目載入請求信號；138確認信號；142預取請求信號；144物理地址。具體實施例方式請參考圖1，圖1為本發明實施例的微處理器100的方塊圖，此微處理器100為一管線式微處理器(pipelinedmicroprocessor)。微處理器100包括一指令快取102用以提供多個指令至一指令轉譯器104，並且指令轉譯器104將所接收的指令轉譯並將轉譯後的指令提供至一指令配送器(instructiondispatcher)106。指令配送器106將指令提供至一載入單元108，其中上述指令可包括存儲器存取指令(例如載入指令或儲存指令)。載入單元108將一存儲器存取指令所指定的虛擬地址132提供至一轉譯查詢緩衝器116，並且轉譯查詢緩衝器116對虛擬地址132進行查找(lookup)。若虛擬地址132出現在轉譯查詢緩衝器116中，則轉譯查詢緩衝器116將虛擬地址132轉譯後的物理地址144傳送回載入單元108。若虛擬地址132未出現在轉譯查詢緩衝器116中，則轉譯查詢緩衝器116產生一遺失信號(misssignal)134並傳送至一分頁表尋訪引擎(tablewalkengine)118。分頁表尋訪引擎118耦接至載入單元108以及轉譯查詢緩衝器116。如圖1所示，預取單元122與數據快取112也耦接至載入單元108，並且總線接口單元114耦接至數據快取112。總線接口單元114將微處理器100耦接至一處理器總線，上述處理器總線耦接至具有微處理器100的計算機系統中的物理存儲器128。具體說來，物理存儲器128儲存多個分頁表，其中一分頁表包括位於物理地址P的一第一快取線124以及位於物理地址P+64的一第二快取線126，並且第一快取線124與第二快取線126分別儲存八個分頁表項目。在本實施例中一條快取線的大小為64位元組(bytes)，並且一個分頁表項目的大小為8位元組，因此每條快取線可儲存八個分頁表項目。請參考圖2，圖2為圖1中的微處理器100的操作流程圖，用以說明如何預取下一條快取線，其中此快取線與一載入至載入單元的分頁表項目有關。流程從步驟202開始。在步驟202中，當虛擬地址132未出現在轉譯查詢緩衝器116中，轉譯查詢緩衝器116產生一遺失信號134並傳送至分頁表尋訪引擎118。分頁表尋訪引擎118在接收遺失信號134後即執行分頁表尋訪以便取得遺失在轉譯查詢緩衝器116中的虛擬地址132所轉譯成的物理地址。分頁表尋訪引擎118通過產生一分頁表項目載入請求信號(PTEloadrequest)136來執行分頁表尋訪操作，其中分頁表尋訪引擎118將分頁表項目載入請求信號136傳送至載入單元108，用以載入執行地址轉譯所需的分頁表項目。流程前進至步驟204。在步驟204中，載入單元108檢測分頁表項目載入請求信號136並且載入位於物理存儲器128中的分頁表項目。此外，載入單元108通過一確認信號138告知預取單元122已經查見(seen)分頁表項目載入請求信號136，並且將第一快取線124的物理地址提供至轉譯查詢緩衝器116，在圖1的實施例中，該物理地址為P，其中此第一快取線124具有載入單元108所載入的分頁表項目。流程前進至步驟206。在步驟206中，預取單元122產生一預取請求信號142並傳送至載入單元108。預取請求信號142命令載入單元108將位於物理地址P+64的第二快取線126預取至數據快取112。換言之，載入單元108將位於第一快取線124(具有載入至載入單元108的分頁表項目)之後的下一條快取線(第二快取線126)預取至數據快取112。流程前進至步驟208。在步驟208中，載入單元108根據預取請求信號142將下一條快取線(第二快取線126)預取至數據快取112。然而在某些情況下，微處理器100中的載入單元108並不會執行載入第二快取線126的操作。舉例而言，上述情況可為一功能性需求(functionalrequirement)情況,例如快取線落在一非高速緩存區(non—cacheablememoryregion)。上述情況也可為微處理器100要執行非推測性配置(non-speculativeallocations)。若載入單元108決定載入來自物理存儲器128中的第二快取線126，則載入單元108命令總線接口單元114執行此載入操作。流程結束於步驟208。雖然本發明實施例是描述預取下一條快取線，但在其它實施例中，預取單元122會產生一請求信號用以命令載入單元108預取上一條快取線，或者是命令載入單元108預取下一條與上一條快取線。此實施例適用於程序在存儲器分頁中以另一方向行進的情況。此外，雖然本發明實施例是描述預取具有分頁表項目的下一條快取線，但在其它實施例中，預取單元122會產生一請求信號用以命令載入單元108預取具有其它層級(level)的分頁信息階層的下一條快取線，例如分頁描述符項目(PageDescriptorEntries；PDE)。值得注意的是，雖然使用此方法的某些程序的存取樣本(accesspattern)是有幫助的，但由於將大量物理存儲器設置於單一分頁描述符項目下方的情況不常見，並且程序尋訪存儲器的速度會變得很慢，因此上述方法不但效率不彰也會帶來風險。此外，在其它實施例中，預取單元122會產生一請求信號用以命令載入單元108預取具有另一分頁表階層(不同於上述分頁描述符項目/分頁表項目階層)的下一條快取線。如前文所述，預取單元122會產生一請求信號用以命令載入單元108預取下一條快取線至具有需要完成分頁表尋訪的分頁表項目的快取線。假設各個分頁表的大小為4千字節(KB)，各個分頁表項目的大小為8位元組，並且各條快取線的大小為64位元組，所以一個分頁表中會具有64條分別具有八個分頁表項目的快取線。因此，於步驟208中所預取的下一條快取線中具有分頁表中緊鄰的(next)八個分頁表項目的可能性相當高，特別是在作業系統將分頁表配置為物理連續分頁表的情況下。在使用小型分頁(通常為4千字節)的情況下，程序在最後會存取存儲器的八個分頁中的其中幾個，而這些所存取的分頁有很大的可能性是超過於步驟202中轉譯查詢緩衝器116所存取的分頁。在另一實施例中可將額外的邏輯電路加入至預取單元122與載入單元108，使得預取單元122產生一請求信號用以命令載入單元108預取八個分頁表項目，此舉會大大地減少執行一分頁表尋訪用以將八個存儲器分頁儲存至轉譯查詢緩衝器116所需的頻率周期，其中這八個存儲器分頁的物理地址被儲存在八個分頁表項目中。具體說來，當分頁表尋訪引擎118必須執行分頁表尋訪(包括載入位於第二快取線126的八個分頁表項目中的任意一個)時，這些所載入的分頁表項目將會位於數據快取112中(除非他們依序從數據快取112中移除)，此舉會縮短讀取物理存儲器128用以取得分頁表項目所需的延遲時間。已知預取機制用以檢測程序存儲器存取的存儲器存取樣本(pattern)(即載入指令與儲存指令)。若預取器所檢測到的程序是通過一樣本來存取存儲器，則預取器會預期之後載入指令或儲存指令的地址，並且從此地址執行預取操作。若程序依序地存取存儲器，則預取器通常會根據載入指令或儲存指令的虛擬地址來預取下一條快取線。在一作業系統執行分頁表尋訪的處理器架構中，以載入指令或儲存指令為基礎的預取器(programload/store-basedprefetcher)會在載入分頁表項目之後預取下一條快取線。然而，在以硬體方式執行分頁表尋訪而不是軟體進行載入指令或儲存指令的處理器中，以載入指令或儲存指令為基礎的預取器並不會觸發(triggeroff)分頁表項目的載入操作(因為這不是一個載入指令)，也因此不會在載入分頁表項目之後預取下一條快取線。相反地，在本發明的以硬體方式執行分頁表尋訪的處理器中，預取單元122可觸發一非可編程的分頁表項目載入操作，也就是通過分頁表尋訪引擎118所觸發的物理存儲器存取操作。因此，不同於以載入指令或儲存指令為基礎的機制，本發明的預取單元122會命令載入單元108預取下一條快取線，並且此快取線可能包含分頁表中的數個分頁表項目。本發明雖以各種實施例揭露如上，然其僅為範例參考而非用以限定本發明的範圍，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾。舉例而言，可使用軟體來實現本發明所述的裝置與方法的功能、構造、模塊、仿真、描述及/或測試。此目的可通過使用一般程序語言(例如C、C++)、硬體描述語言(包括Verilog或VHDL硬體描述語言等等)、或其它可用的程序來實現。該軟體可被設置在任何計算機可用的媒體，例如半導體、磁碟、光碟(例如⑶-R0M、DVD-R0M等等)中。本發明實施例中所述的裝置與方法可被包括在一半導體智慧財產權核心(semiconductorintellectualpropertycore)，例如以硬體描述語言(HDL)實現的微處理器核心中，並被轉換為硬體型態的集成電路產品。此外，本發明所描述的裝置與方法可通過結合硬體與軟體的方式來實現。因此，本發明不應該被本文中的任一實施例所限定，而當視所附的權利要求範圍與其等效物所界定者為準。特別是，本發明是實現於一般用途計算機的微處理器裝置中。最後，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，因此本發明的保護範圍當視所附的權利要求範圍所界定者為準。權利要求一種微處理器，包括載入單元，用以接收第一載入請求信號，上述第一載入請求信號用以顯示上述第一載入請求信號正載入第一分頁表項目；以及預取單元，耦接至上述載入單元，上述預取單元用以從上述載入單元中接收第一快取線的第一物理分頁地址，上述第一快取線包含上述第一載入請求信號所指定的上述第一分頁表項目，上述預取單元還產生第一請求信號用以預取第二快取線至一高速緩存，其中上述第二快取線為上述第一快取線之後的下一條快取線。2.根據權利要求1所述的微處理器，其中上述第二快取線包含多個第二分頁表項目，並且上述每一第二分頁表項目儲存所對應的物理存儲器分頁的第二物理分頁地址。3.根據權利要求1所述的微處理器，還包括分頁表尋訪引擎，耦接至上述載入單元，其中上述分頁表尋訪引擎用以產生上述第一載入請求信號予上述載入單元。4.根據權利要求3所述的微處理器，其中上述分頁表尋訪引擎根據來自轉譯查詢緩衝器的指示信號，產生上述第一載入請求信號予上述載入單元，並且上述指示信號顯示與上述第一分頁表項目有關的第一虛擬地址不位於上述轉譯查詢緩衝器中。5.根據權利要求4所述的微處理器，其中上述分頁表尋訪引擎還根據上述指示信號來執行分頁表尋訪，其中上述分頁表尋訪引擎將來自上述高速緩存的上述第一物理分頁地址載入至上述轉譯查詢緩衝器，並且上述第一物理分頁地址被儲存於上述第一分頁表項目中。6.根據權利要求1所述的微處理器，其中上述載入單元所接收的上述第一載入請求信號相應於上述微處理器的轉譯查詢緩衝器發生遺失而產生。7.一種縮短分頁表尋訪時間的方法，上述方法適用於具有高速緩存且支持分頁虛擬存儲器的微處理器，上述方法包括檢測第一分頁表項目的第一載入請求信號；以及根據上述檢測上述第一載入請求信號的結果，預取第二快取線至上述高速緩存，其中上述第二快取線為第一快取線之後的下一條快取線，並且上述第一快取線包含上述第一載入請求信號所指定的上述第一分頁表項目。8.根據權利要求7所述的縮短分頁表尋訪時間的方法，其中上述第二快取線包含多個第二分頁表項目，並且上述每一第二分頁表項目儲存所對應的物理存儲器分頁的第二物理分頁地址。9.根據權利要求7所述的縮短分頁表尋訪時間的方法，其中上述微處理器還包括轉譯查詢緩衝器，上述方法還包括根據一指示信號產生上述第一分頁表項目的上述第一載入請求信號，其中上述指示信號用以顯示與上述第一分頁表項目有關的第一虛擬地址不位於上述轉譯查詢緩衝器中。10.根據權利要求9所述的縮短分頁表尋訪時間的方法，上述方法還包括根據上述指示信號來執行分頁表尋訪，其中上述執行上述分頁表尋訪的步驟包括將來自上述高速緩存的上述第一物理分頁地址載入至上述轉譯查詢緩衝器，並且上述第一物理分頁地址被儲存於上述第一分頁表項目中。11.根據權利要求7所述的縮短分頁表尋訪時間的方法，其中上述第一載入請求信號相應於上述微處理器的轉譯查詢緩衝器發生遺失而產生。12.一種微處理器，包括載入單元，用以接收第一載入請求信號，上述第一載入請求信號用以顯示上述第一載入請求信號正載入第一分頁表項目；以及預取單元，耦接至上述載入單元，上述預取單元用以從上述載入單元中接收第一快取線的第一物理分頁地址，上述第一快取線包含上述第一載入請求信號所指定的上述第一分頁表項目，上述預取單元還產生第一請求信號用以預取第二快取線至高速緩存，其中上述第二快取線為上述第一快取線之前的上一條快取線。13.根據權利要求12所述的微處理器，其中上述第二快取線包含多個第二分頁表項目，並且上述每一第二分頁表項目儲存所對應的物理存儲器分頁的第二物理分頁地址，上述微處理器還包括分頁表尋訪引擎，耦接至上述載入單元，其中上述分頁表尋訪引擎用以產生上述第一載入請求信號予上述載入單元。14.根據權利要求13所述的微處理器，其中上述分頁表尋訪引擎根據來自轉譯查詢緩衝器的指示信號來產生上述第一載入請求信號至上述載入單元，並且上述指示信號顯示與上述第一分頁表項目有關的第一虛擬地址不位於上述轉譯查詢緩衝器中。15.根據權利要求14所述的微處理器，其中上述分頁表尋訪引擎還根據上述指示信號來執行分頁表尋訪，其中上述分頁表尋訪引擎將來自上述高速緩存的上述第一物理分頁地址載入至上述轉譯查詢緩衝器，並且上述物理分頁地址被儲存於上述第一分頁表項目中。16.根據權利要求12所述的微處理器，其中上述第一載入請求信號相應於上述微處理器的轉譯查詢緩衝器發生遺失而產生。17.一種縮短分頁表尋訪時間的方法，上述方法適用於具有高速緩存且支持分頁虛擬存儲器的微處理器，上述方法包括檢測第一分頁表項目的第一載入請求信號；以及根據上述檢測上述第一載入請求信號的結果，預取第二快取線至上述高速緩存，其中上述第二快取線為第一快取線之前的上一條快取線，並且上述第一快取線包含上述第一載入請求信號所指定的上述第一分頁表項目。18.根據權利要求17所述的縮短分頁表尋訪時間的方法，其中上述第二快取線包含多個第二分頁表項目，並且上述每一第二分頁表項目儲存所對應的物理存儲器分頁的第二物理分頁地址，其中上述微處理器還包括轉譯查詢緩衝器，上述方法還包括根據一指示信號產生上述第一分頁表項目的上述第一載入請求信號，其中上述指示信號顯示與上述第一分頁表項目有關的第一虛擬地址不位於上述轉譯查詢緩衝器中。19.根據權利要求18所述的縮短分頁表尋訪時間的方法，上述方法還包括根據上述指示信號來執行分頁表尋訪，其中上述執行上述分頁表尋訪的步驟包括將來自上述高速緩存的上述第一物理分頁地址載入至上述轉譯查詢緩衝器，並且上述第一物理分頁地址被儲存於上述第一分頁表項目中。20.根據權利要求17所述的縮短分頁表尋訪時間的方法，其中上述第一載入請求信號相應於上述微處理器的轉譯查詢緩衝器發生遺失而產生。全文摘要本發明提供一種微處理器，包括一高速緩存、一載入單元以及一預取單元。載入單元用以接收一第一載入請求信號，第一載入請求信號用以顯示第一載入請求信號正載入一第一分頁表項目。預取單元耦接至載入單元，預取單元用以從載入單元中接收一第一快取線的一物理地址，第一快取線包含第一載入請求信號所指定的第一分頁表項目，預取單元還產生一第一請求信號用以預取一第二快取線至高速緩存，其中第二快取線為第一快取線之後的下一條快取線。文檔編號G06F12/08GK101833515SQ20101015143公開日2010年9月15日申請日期2010年3月23日優先權日2009年3月30日發明者柯林·艾迪,羅德尼·E·虎克申請人:威盛電子股份有限公司