一種等離子誘導損傷的測試結構的製作方法
2023-07-10 12:34:41
一種等離子誘導損傷的測試結構的製作方法
【專利摘要】本實用新型提供一種等離子誘導損傷的測試結構，至少包括：位於同一層且平行排列的多個電晶體器件，所述電晶體器件的襯底電連至第一測試焊墊，所述電晶體的源極電連至第二測試焊墊，所述電晶體器件的漏極電連至第三測試焊墊，所述電晶體器件的柵極與不同層的金屬線一一對應電連，每一層的金屬線分支成第一子金屬線和第二子金屬線，其中第一子金屬線電連至各自層的天線端，第二子金屬線均電連至第四測試焊墊。利用本實用新型的測試結構，可以一次完成所有工藝層的評估和監控，節約測試時間，並且該結構佔用面積小，與現有製作工藝兼容，適用於工業化生產。
【專利說明】一種等離子誘導損傷的測試結構
【技術領域】
[0001]本實用新型涉及半導體測試【技術領域】，特別是涉及一種等離子誘導損傷的測試結構。
【背景技術】
[0002]在深亞微米集成電路加工工藝中，通常需大量使用高密度等離子體增強化學氣相沉積(HDPECVD, High Density Plasma Enhanced Deposit1n)以及等離子體刻蝕(plasmaetching)技術。此種技術適應隨著尺寸不斷縮小，掩膜刻蝕解析度不斷提高的要求。但是在高密度等離子體增強化學氣相沉積或等離子體刻蝕過程中，會產生游離電荷，當刻蝕導體(金屬或多晶矽)的時候，裸露的導體表面就會收集游離電荷。如果積累了電荷的導體直接連接到器件的柵極上，就會在多晶矽柵下的薄氧化層形成柵極漏電流(gate leakge)，當積累的電荷超過一定數量時，這種柵極漏電流會損傷柵介質層，使電路失效，從而使器件甚至整個晶片的可靠性和壽命嚴重的降低。通常將這種情況稱為等離子誘導損傷(PID，PlasmaInduced Damage),又稱為天線效應(PAE, Process Antenna Effect)。
[0003]一般情況下，晶片發生天線效應的機率由「天線比率」(antenna rat1)來衡量。「天線比率」的定義是:構成所謂「天線」的導體(一般是金屬)的面積與所相連的柵介質層面積的比率。隨著半導體集成電路製備工藝技術的發展，柵介質層的尺寸越來越小，金屬的層數越來越多，因而發生天線效應的可能性就越大。
[0004]因此，針對每一層中等離子誘導損傷的評估和監控是工藝可靠性十分重要的課題，現有技術中，每一個工藝層中都製作有一個測試結構，如圖1所示，該測試結構100A包括一個電晶體器件和一個用於收集工藝過程中產生的相關等離子體的天線端13A。所述電晶體器件的襯底電連至第一測試焊墊2A，所述電晶體器件的源極102A電連至第二測試焊墊3A，所述電晶體器件的漏極103A電連至第三測試焊墊4A，所述電晶體器件的柵極104A電連至天線端13A。
[0005]各層的測試結構用於評估和監控該層的等離子損傷情況，但是採用現有的這種測試結構來進行測試時，一次只能測試一層，如果晶片製作有N層，則需要測試N次才能完成整個晶片的評估，測試時間較長，並且每一層中都設置有測試結構，需要佔用較大的面積，導致能放的晶片數量減少，產品產率降低。
[0006]因此，提供一種新型的等離子誘導損傷的測試結構實屬必要。
實用新型內容
[0007]鑑於以上所述現有技術的缺點，本實用新型的目的在於提供一種等離子誘導損傷的測試結構，用於解決現有技術中測試時間長、測試結構佔用面積大的問題。
[0008]為實現上述目的及其他相關目的，本實用新型提供一種等離子誘導損傷的測試結構，所述測試結構至少包括:
[0009]位於同一層且平行排列的多個電晶體器件，所述電晶體器件的襯底電連至第一測試焊墊，所述電晶體器件的源極電連至第二測試焊墊，所述電晶體器件的漏極電連至第三測試焊墊，所述電晶體器件的柵極與不同層的金屬線一一對應電連；每一層的金屬線分支成第一子金屬線和第二子金屬線，其中第一子金屬線電連至各自層的天線端，第二子金屬線均電連至第四測試焊墊。
[0010]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述電晶體器件的結構至少包括襯底、形成於襯底兩側的源極和漏極、形成於源極和漏極之間襯底表面的柵介質層，形成於所述柵介質層表面的多晶矽柵極。
[0011]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述第一測試焊墊、第二測試焊墊、第三測試焊墊以及第四測試焊墊均為鋁焊墊或銅焊墊。
[0012]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述襯底通過第一通孔金屬電連至第一測試焊墊。
[0013]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述源極通過第二通孔金屬電連至第二測試焊墊。
[0014]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述漏極通過第三通孔金屬電連至第三測試焊墊。
[0015]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述柵極通過第四通孔金屬與不同層金屬線一一對應電連。
[0016]作為本實用新型等離子誘導損傷的測試結構的一種優化的方案，所述第二子金屬線上還設置有通過第五通孔金屬連接的頂層金屬層。
[0017]如上所述，本實用新型的等離子誘導損傷的測試結構，至少包括:位於同一層且平行排列的多個電晶體器件，所述電晶體器件的襯底電連至第一測試焊墊，所述電晶體的源極電連至第二測試焊墊，所述電晶體器件的漏極電連至第三測試焊墊，所述電晶體器件的柵極與不同層的金屬線對應電連，每一層的金屬線分支成第一子金屬線和第二子金屬線，其中第一子金屬線電連至各自層的天線端，第二子金屬線均電連至第四測試焊墊。利用本實用新型的測試結構，可以一次完成所有層的評估和監控，節約測試時間，並且該結構佔用面積小，與現有製作工藝兼容，適用於工業化生產。
【專利附圖】
【附圖說明】
[0018]圖1為現有技術中的測試結構俯視圖。
[0019]圖2為本實用新型實施例中測試結構俯視圖。
[0020]圖3為圖2中單個電晶體器件沿AA』方向的結構剖視圖。
[0021]圖4為圖2中沿BB』方向的結構剖視圖。
[0022]圖5為圖2中沿CC』方向的結構剖視圖。
[0023]元件標號說明
[0024]100, 100A測試結構
[0025]I電晶體器件
[0026]101襯底
[0027]102, 102A源極
[0028]103, 103A漏極
[0029]104, 104A柵極
[0030]105柵介質層
[0031]2,2k第一測試焊墊
[0032]3，3A第二測試焊墊
[0033]4，4A第三測試焊墊
[0034]5第四測試焊墊
[0035]6金屬線
[0036]601，603，605，607 第一子金屬線
[0037]602，604，606，608 第二子金屬線
[0038]7第一通孔金屬
[0039]8第二通孔金屬
[0040]9第三通孔金屬
[0041]10第四通孔金屬
[0042]11第五通孔金屬
[0043]12頂層金屬層
[0044]13，13A天線端
【具體實施方式】
[0045]以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本實用新型的其他優點及功效。
[0046]請參閱附圖。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，並非用以限定本實用新型可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關係的改變或大小的調整，在不影響本實用新型所能產生的功效及所能達成的目的下，均應仍落在本實用新型所揭示的技術內容得能涵蓋的範圍內。同時，本說明書中所引用的如「上」、「下」、「左」、「右」、「中間」及「一」等的用語，亦僅為便於敘述的明了，而非用以限定本實用新型可實施的範圍，其相對關係的改變或調整，在無實質變更技術內容下，當亦視為本實用新型可實施的範疇。
[0047]如圖2?圖5所示，本實用新型提供一種等離子誘導損傷的測試結構100，所述測試結構100至少包括位於同一層且平行排列的多個電晶體器件1，所述電晶體器件I的襯底101電連至第一測試焊墊2，所述電晶體器件I的源極102電連至第二測試焊墊3，所述電晶體器件I的漏極103電連至第三測試焊墊4，所述電晶體器件I的柵極104與不同層的金屬線6 對應電連；每一層的金屬線6分支成第一子金屬線601、603、605、607和第二子金屬線602、604、606、608，其中第一子金屬線601、603、605、607電連至各自層的天線端13，第二子金屬線602、604、606、608均電連至第四測試焊墊5。
[0048]需要說明的是，為了示意方便，圖2中的省略表示電晶體陣列由若干個電晶體器件組成。
[0049]所述多個電晶體器件I形成一電晶體陣列，這些電晶體器件I製作在同一襯底101上，在所述襯底101上間隔設置源極102和漏極103，相鄰源極102和漏極103之間的襯底101表面設置的是柵極104。單個電晶體器件I的結構如圖3所示剖視圖，至少包括襯底101、形成於襯底101兩側的源極102和漏極103、形成於源極102和漏極103之間的襯底101表面的柵介質層105，形成於所述柵介質層105表面多晶矽柵極104。所述電晶體陣列可以位於晶片的任意一層，其中，所述襯底101在測試時通過第一測試焊墊2與外界電壓接通，所有的源極102通過第二測試焊墊3與外界電壓接通，所有的漏極103通過第三測試焊墊4與外界電壓接通，如圖2所示。
[0050]進一步地，如圖2和3所示，所述襯底101通過第一通孔金屬7電連至第一測試焊墊2 ;所述源極102通過第二通孔金屬8電連至第二測試焊墊3 ;所述漏極103通過第三通孔金屬9電連至第三測試焊墊4 ;所述電晶體器件I的柵極104通過第四通孔金屬10與不同層的金屬線6—一對應電連。
[0051]為了使電晶體陣列中多晶矽柵極104與不同層的金屬線6電連，需要通過不同高度的第四通孔金屬10進行連接。應該知曉，第四通孔金屬10是各層金屬層上的通孔金屬堆積而成，連接至不同的金屬線6則需要的通孔金屬的層數也不同。
[0052]作為示例，所述第一測試焊墊2、第二測試焊墊3、第三測試焊墊4以及第四測試焊5墊均為鋁焊墊或銅焊墊。
[0053]更進一步地,所述第二子金屬線602、604、606、608上還設置有通過第五通孔金屬11連接的頂層金屬層12。第五金屬通孔11與第四金屬通孔金屬10類似，頂層金屬層12與不同層的第二子金屬線602、604、606、608的垂直距離不同，也需要不同高度的通孔金屬來連接，如圖4和圖5所示示意圖。
[0054]需要說明的是，圖2是俯視圖，因此各層的天線端13看起來是疊在一起，實際上天線端13處於各自層上第一子金屬線601、603、605、607的端部，之間並不相互連接。而第二子金屬線602、604、606、608雖然也屬於不同層，但其端部統一連接至第四測試焊墊5，通過第四測試焊墊5將各柵極104與外界電壓接通。
[0055]利用本實用新型的測試結構進行測試監控時，大致包括如下步驟:
[0056]首先，在所述第一測試焊墊2、第二測試焊墊3、第三測試焊墊4及第四測試焊墊5上接上相應的電壓，具體為:第一測試焊墊2、第二測試焊墊3、第三測試焊墊4接地，第四測試焊墊5接正電壓或負電壓；
[0057]然後，當施加的柵極電壓Vg = 1.4*Vop, Vop表示操作電壓，若測得某路徑上的柵極電流與參考電流相比超過2個數量級，則說明該層發生了等離子誘導損傷，引起柵介質層擊穿。
[0058]還可以採用FA熱點抓取失效點，若圖像上顯示某層的柵極位置出現高亮度，則說明該處的柵極電流過大，發熱量高。
[0059]找到發生等離子誘導損傷層之後，技術人員要返回到工藝部門，對發生擊穿的層的工藝進行改進，以使該層的製作滿足工藝的要求，進而確保出產的器件具有更低的失效率。
[0060]綜上所述，本實用新型本實用新型的等離子誘導損傷的測試結構，至少包括:位於同一層且平行排列的多個電晶體器件，所述電晶體器件的襯底電連至第一測試焊墊，所述電晶體的源極電連至第二測試焊墊，所述電晶體器件的漏極電連至第三測試焊墊，所述電晶體器件的柵極與不同層的金屬線一一對應電連，每一層的金屬線分支成第一子金屬線和第二子金屬線，其中第一子金屬線電連至各自層的天線端，第二子金屬線均電連至第四測試焊墊。利用本實用新型的測試結構，可以一次完成所有層的評估和監控，節約測試時間，並且該結構佔用面積小，與現有製作工藝兼容，適用於工業化生產。
[0061]所以，本實用新型有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0062]上述實施例僅例示性說明本實用新型的原理及其功效，而非用於限制本實用新型。任何熟悉此技術的人士皆可在不違背本實用新型的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本實用新型所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本實用新型的權利要求所涵蓋。
【權利要求】
1.一種等離子誘導損傷的測試結構，其特徵在於，所述測試結構至少包括: 位於同一層且平行排列的多個電晶體器件，所述電晶體器件的襯底電連至第一測試焊墊，所述電晶體器件的源極電連至第二測試焊墊，所述電晶體器件的漏極電連至第三測試焊墊，所述電晶體器件的柵極與不同層的金屬線一一對應電連；每一層的金屬線分支成第一子金屬線和第二子金屬線，其中第一子金屬線電連至各自層的天線端，第二子金屬線均電連至第四測試焊墊。
2.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述電晶體器件的結構至少包括襯底、形成於襯底兩側的源極和漏極、形成於源極和漏極之間襯底表面的柵介質層、以及形成於所述柵介質層表面的多晶矽柵極。
3.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述第一測試焊墊、第二測試焊墊、第三測試焊墊以及第四測試焊墊均為鋁焊墊或銅焊墊。
4.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述襯底通過第一通孔金屬電連至第一測試焊墊。
5.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述源極通過第二通孔金屬電連至第二測試焊墊。
6.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述漏極通過第三通孔金屬電連至第三測試焊墊。
7.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述柵極通過第四通孔金屬與不同層的金屬線一一對應電連。
8.根據權利要求1所述的等離子誘導損傷的測試結構，其特徵在於:所述第二子金屬線上還設置有通過第五通孔金屬連接的頂層金屬層。
【文檔編號】G01R31/26GK204067350SQ201420497097
【公開日】2014年12月31日 申請日期:2014年8月29日 優先權日:2014年8月29日
【發明者】單文光, 宋永梁 申請人:中芯國際集成電路製造(北京)有限公司