具有提高的載流子遷移率的半導體結構及其製造方法
2023-07-10 08:49:01 2
專利名稱：具有提高的載流子遷移率的半導體結構及其製造方法
技術領域：
本發明涉及用於數字或模擬應用的高性能半導體器件，更具體地說，涉及互補金屬氧化物半導體(CMOS)器件，該器件具有從應力和表面取向增強的遷移率。特別地，本發明提供位於混合取向襯底上的應力CMOS器件。
背景技術：
在當前半導體技術中，如nFETs或pFETs的CMOS器件，典型地在如Si的具有單一結晶取向的半導體晶片上製造。特別地，絕大多數當今的半導體器件在具有(100)結晶取向的Si上製造。
眾所周知，電子在(100)Si表面取向上具有高遷移率，而空穴在(110)表面取向上具有高遷移率。即，在(100)Si上的空穴遷移率的值比在此結晶取向上對應的電子遷移率的值低約2x-4x。為補償此差異，pFETs典型地設計成具有較大的寬度，以平衡上拉電流和nFET的下拉電流，從而獲得恆定的電流開關。不希望pFETs具有較大寬度，因為會佔用大量晶片面積。
另一方面，在(110)Si上的空穴遷移率比在(100)Si上的高2x；從而，在(110)表面上形成的pFETs比在(100)表面上形成的pFETs表現出顯著更高的驅動電流。不幸的是，在(110)Si表面上的電子遷移率比在(100)Si表面上的顯著降低。
從以上可以推出，因為很好的空穴遷移率，(110)Si表面最適合用於pFET器件，然而此結晶取向完全不適合nFET器件。相反，(110)Si表面最適合用於nFET器件，因為該結晶取向有利於電子遷移率。
具有不同結晶取向的平面表面的混合取向襯底最近有所發展。參見，例如，2003年6月23日提交的美國專利申請序列號10/250,241和2003年10月29日提交的美國專利申請序列號10/696,634。另外，最近混合取向金屬氧化物半導體場效應電晶體(MOSFETs)在90nm技術領域中顯示出顯著較高的電路性能。如上所述，可以通過在(100)表面上設置nFET並在(110)表面上設置pFET分別最優化電子遷移率和空穴遷移率。
雖然具有不同結晶取向的平面表面的混合取向襯底可以提高載流子遷移率，仍需要進一步改進以在器件按比例縮小時保持性能指標。
另一種增強載流子遷移率的方法是將應力引入MOSFET的溝道中。可以通過幾種方法將應力引入單一結晶取向襯底中，例如在襯底頂部和柵極區域周圍形成應力產生層。雖然應力產生層可以用作增強載流子遷移率的方法，仍需要進一步改進。
考慮到用於提高載流子遷移率的當前技術具有上述缺點，仍需要提供一種技術，其能夠利用混合取向襯底或應力產生層增強載流子遷移率而不具有上述缺點。
發明內容
本發明提供的半導體結構包括在混合取向襯底上的應力溝道(包括單軸和/或雙軸應變溝道)，其中組合技術提供了載流子遷移率的協同提高，以及製造發明的半導體結構的方法。
概括地說，本發明的半導體結構包括具有不同結晶取向的至少兩個平面表面的混合取向半導體襯底，以及位於不同結晶取向的平面表面的每個上的至少一個CMOS器件，其中每個CMOS器件具有應力溝道。
該應力溝道可以具有來自襯底下面的緩衝層的雙軸應變，它也可以具有來自嵌入應力『阱』的單軸應力，它可以具有在柵極區域和襯底有效區域頂部的應力襯裡，它可以包含來自柵極的存儲應力的應力，它可以包含通過溝槽隔離區域或其任意組合產生的應力。
本發明的一些實施例包括(1)在混合取向襯底上的應力阱用於nFET的拉伸應力阱(嵌入SiC)和/或用於pFET的壓縮應力阱(嵌入SiGe)；(2)在混合取向襯底上的應力襯裡用於nFET的拉伸應力襯裡和/或用於pFET的壓縮應力襯裡；(3)在混合取向襯底上的應力襯裡和應力阱；(4)在混合取向襯底上的雙軸應變溝道用於nFET的拉伸應變溝道和/或用於pFET的壓縮應變溝道；(5)在混合取向襯底上的雙軸應變溝道，具有應力襯裡和/或應力阱；以及(6)在(1)-(5)中描述的任意結構中的應力隔離區域。
除了提供其中存在混合取向襯底和應力溝道的上述半導體結構外，本發明還提供了製造這樣的結構的各種方法。概括地說，本發明的方法包括提供具有不同結晶取向的至少兩個平面表面的混合取向襯底，並在不同結晶取向的平面表面的每個上形成至少一個CMOS器件，其中每個CMOS器件具有應力溝道。
圖1(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在nFET上的拉伸應力襯裡和在pFET上的壓縮應力襯裡，所述nFET和pFET位於具有不同結晶取向的兩個平面表面的混合取向襯底上。
圖2(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的嵌入阱(用於nFET的SiC阱和用於pFET的SiGe阱)。
圖3(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的雙軸應力溝道。
圖4(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的雙軸應力溝道。
圖5(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的雙軸應力溝道。
圖6(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的嵌入阱以及應力襯裡。
圖7(通過截面圖)示出了根據本發明的一種可能的半導體結構，具有在具有不同結晶取向的兩個平面表面的混合取向襯底上的嵌入阱以及應力襯裡和應力隔離區域。
具體實施例方式
本發明提供了包括在混合取向襯底上的應力溝道的半導體結構及其製造方法，下面將參考本申請的附圖更加詳細地描述本發明。應該注意，本申請提供的附圖是用於說明目的，並因此沒有按比例繪製。此外，在附圖中，類似和/或對應的部分以類似的標號表示。
如上所述，本發明提供的半導體結構包括具有不同結晶取向的至少兩個平面表面的混合取向襯底，以及至少一個CMOS，例如，場效應電晶體(FET)，位於不同結晶取向的每個平面表面上，其中每個CMOS具有一個應力溝道。圖1-7示出了落入本發明範圍內的半導體結構的不同例子。
其它落入落入本發明範圍內的半導體結構，除了這些已經示出的之外，也可能並從而在本發明的預期內。
將首先描述在圖1-7的每幅中示出的發明結構，接著對出現在結構中的不同材料進行討論。在下面提供的材料討論之後總體討論如何製造本發明的半導體結構。
結構首先參考圖1中示出的半導體結構10，該結構包括具有不同結晶取向的兩個平面表面(通過標號14A和14B標出)的混合取向襯底12。即，平面表面14A具有第一結晶取向且平面表面14B具有第二結晶取向，其中第一結晶取向不同於第二結晶取向。
圖1中的結構10還包括一個位於第一平面表面14A上的FET 16A和一個位於第二平面表面14B上的FET 16B。每個FET包括至少一個柵極介質(分別是，18A和18B)、柵極電極(分別是，20A和20B)和至少一個側壁隔離物22。可選地，每個FET的側壁可以包括位於其上的鈍化層24。
圖1中示出的FETs位於混合取向襯底12上，並通過隔離區域26分離。每個FET還包括源極/漏極(S/D)延伸(分別是，28A和28B)和源極/漏極區域(分別是，30A和30B)。應力溝道(分別是，32A和32B)位於每個FET下面。在圖1中示出的實施例中，通過在混合取向襯底12頂部和每個FET周圍具有至少一個應力襯裡(分別是，34A和34B)製造應力溝道。取決於FET的導電類型(即，p型或n型)，應力襯裡34A和34B可以在拉伸應力下(適合於nFETs)，或壓縮應力下(適合於pFETs)。
如所示，混合取向襯底12包括至少一個第一半導體材料12A和第二半導體材料12B。掩埋絕緣區域15可以可選地位於每個半導體材料之間。
可以從圖1中示出的結構得到四種不同的實施例。在一個實施例中，提供一種A型結構，包括(110)SOI pFET和(100)體nFET。在第二個實施例中，提供一種B型結構，包括(100)SOI nFET和(110)體pFET。在第三個實施例中，提供一種C型結構，包括(100)SOI nFET和(110)SOI pFET。在第四個實施例中，提供一種D型結構，包括(100)體nFET和(110)體pFET。通過在FET 16B下面的混合取向襯底12中具有第二掩埋絕緣層提供C型結構。在任意這些實施例中，應力襯裡可以包括單一材料，或多於一種，例如，兩種，材料應力襯裡。
圖2示出了一種結構100，與圖1中示出的相似，除了通過嵌入阱(38A和38B)替代應力襯裡(分別是，32A和32B)形成應力溝道(分別是，34A和34B)。
嵌入阱(38A和38B)可以如圖2中示出的一樣一起使用或單獨使用。四種不同的實施例可能具有圖2中示出的結構，包括結構A，B，C和D，其中標號A，B和C的含義如上所述。
圖3示出了本發明的另一種可能的結構200，該結構包括雙軸應力溝道(32A和32B)，其中應力溝道是存在於每個FET下面的半導體材料的類型的結果。該應力溝道可以是拉伸應變半導體層，如第一半導體12A，或壓縮應變半導體層40如第二半導體材料12B的上層。結構200描繪了在混合取向襯底(12)上的雙軸應力溝道(32A和32B)。
圖4仍示出了本發明的另一種可能的半導體結構300，該結構包括在混合取向襯底12上的雙軸應力溝道(32A和32B)。結構300包括與圖3中示出的結構相同的材料，除了在第二半導體材料12B上設置的馳豫半導體材料42。
圖5仍示出了本發明的另一種可能的半導體結構400，該結構包括在混合取向襯底12上的雙軸應力溝道(32A和32B)。結構400包括與圖4中示出的結構相同的材料，除了在部分馳豫半導體材料42中存在第二掩埋絕緣層44。
圖6示出了另一種可能的半導體結構500，該結構包括應力襯裡(34A和34B)和在混合取向襯底12中提供應力溝道(32A和32B)的嵌入阱(38A和38B)。
圖7示出了另一種可能的半導體結構600，該結構包括應力襯裡(34A和34B)，以及在混合取向襯底12中提供應力溝道(32A和32B)的嵌入阱(38A和38B)和應力產生隔離區域46。
需要注意，可以形成結構A、B、C和D(如上定義的)用於圖3-7中描繪的結構。
用於圖1-7中示出的發明結構的材料組分這一部分描述可以出現在本發明的結構中的各種材料。
每個發明結構都通用的是包括具有不同結晶取向的至少兩個平面表面(14A和14B)的混合取向半導體襯底12。例如，第一平面表面14A可以具有(100)結晶取向，而第二平面表面14B可以具有(110)結晶取向。可選地，第一平面表面14A可以具有(110)結晶取向，而第二平面表面14B可以具有(100)表面。雖然其它米勒指數(主和次)也是可能的，但優選這裡提到的兩個，因為(110)表面為pFETs提供最佳的性能，而(100)表面為nFETs提供最佳的性能。
混合取向半導體襯底12典型地包括第一半導體材料12A和第二半導體材料12B。該第一半導體材料和第二半導體材料可以由相同的或不同的半導體材料構成。例如，第一半導體材料12A和第二半導體材料12B可以由Si，SiC，SiGeC，Ge，GaAs，InAs，InP，以及其它III/V或II/VI族化合物半導體構成。第二半導體材料12B(以及第一半導體材料12A)可以包括這些前述材料的組合，例如位於SiGe襯底上的Si。在附圖中，半導體材料40和半導體材料42代表其中第二半導體材料12B包括半導體材料的組合。第二半導體材料12B(以及第一半導體材料12A)可以是應變層、無應變層或應變和無應變的組合層，例如，圖4中所示，在馳豫SiGe上的應變Si。優選，構成混合取向襯底12的半導體材料是包含如Si、SiGe、SiGeC、SiC及其組合的含Si半導體。任意薄膜都可以是本徵的或用例如但不僅限於B、As或P摻雜。
掩埋絕緣層15和可選的掩埋絕緣層44由相同或不同的絕緣材料構成，該絕緣材料包括例如結晶或非晶氧化物、氮化物或其任意組合。在一些實施例中，不存在掩埋絕緣層15。優選，掩埋絕緣層15和44由氧化物構成。應該注意到，雖然掩埋絕緣層15和44可以由相同的絕緣材料構成，但這兩層通過不同的方法形成。典型地，掩埋絕緣層15在用於產生混合取向襯底12的層轉移方法的初始階段期間形成，而第二可選的掩埋絕緣層在後續方法步驟中通過如氧或氮離子注入形成。
除了混合取向襯底12，每個結構包括位於不同平面表面上的至少一個CMOS器件即FET。例如，FET 16A位於平面表面14A上，而FET 16B位於平面表面14B上。每個FET包括柵極介質(18A和18B)、柵極導體(20A和20B)和至少一個側壁隔離物22。可選地，鈍化層24存在於至少一個柵極導體的側壁上。存在於每個FETs中的柵極介質(18A和18B)，可以包括相同或不同的絕緣材料。例如，柵極介質(18A和18B)可以由氧化物、氮化物、氧氮化物或包括多層的其任意組合構成。優選，柵極介質(18A和18B)由如SiO2的氧化物構成。柵極導體(20A和20B)可以由相同或不同的導電材料構成，包括，例如多晶Si、SiGe、金屬、金屬合金、金屬矽化物、金屬氮化物或其包括多層的組合。當存在多層時，可以在導電層的每層間設置如TiN或TaN的擴散阻擋層(未示出)。如氧化物或氮化物的覆層(也未示出)，可以位於每個FETs的柵極導體上。存在的至少一個隔離物22典型地由氧化物、氮化物或氧氮化物包括其組合和多層構成。在存在鈍化層24的實施例中，該層典型地由氧化物、氮化物或氧氮化物構成。
每個FET(16A和16B)還包括與柵極導體(20A和20B)一起限定溝道(32A和32B)的長度的S/D延伸(28A和28B)和S/D區域(30A和30B)。S/D延伸和S/D區域由第一和第二半導體材料構成，該材料通過離子注入和/或通過在外延生長期間就地摻雜摻有n型或p型雜質。S/D延伸在深度上典型地比S/D區域淺。
圖1-6還示出了隔離區域26的存在，該隔離區域是典型地由如氧化物的至少一種溝槽介質材料構成的溝槽隔離區域。可選地，隔離區域26可以是由通過矽的局部氧化程產生的氧化物構成的場氧化物隔離區域。
在一些結構中，例如，參見圖1、6和7中示出的結構，在混合取向襯底12的部分上示出應力襯裡34A和34B和至少一個，優選兩個FETs。應力襯裡34A和34B可以包括單層或多層。
應力襯裡34A和34B由任意的應力產生材料如氮化物或高密度等離子體(HDP)氧化物或其組合構成。應力襯裡可以通過各種化學氣相沉積(CVD)方法如低壓CVD(LPCVD)，等離子體增強CVD(PECVD)，快速熱CVD(RTCVD)或BTBAS基(C8H22N2Si與氨反應)CVD，其中BTBAS是用於CVD應用的現代金屬有機前體。隨後的方法提供具有高應力的低溫氮化物膜。應力產生材料可以在拉伸應力(典型地當FET是nFET時)或壓縮應力(典型地當應力襯裡在pFET上時)下。
優選，拉伸應變產生襯裡包括如Si3N4的氮化物，其中選擇沉積方法的方法條件以在沉積層中提供內在拉伸應變。例如，等離子體增強化學氣相沉積(PECVD)可以提供具有內在拉伸應變的氮化物應力產生襯裡。可以通過在沉積室內改變沉積條件以改變反應率來控制通過PECVD沉積的氮化物應力產生襯裡的應力狀態(拉伸或壓縮)。具體，可以通過改變如SiH4/N2/He氣體流速，壓力，RF功率，和電極間隔的沉積條件設置沉積的氮化物應變產生襯裡的應力狀態。
在另一個例子中，快速熱化學氣相沉積(RTCVD)提供具有內部拉伸應變的氮化物拉伸應變產生襯裡。可以通過改變沉積條件控制在通過RTCVD沉積的氮化物拉伸應變產生襯裡中產生的內部拉伸應變的量。具體，氮化物應變產生襯裡中的拉伸應變的量可以通過改變如前體組分，前體流速及溫度的沉積條件設置。
在本發明的一些實施例中，例如，參見圖2、6和7中示出的結構，存在嵌入阱(38A和38B)。嵌入阱可以單獨存在(未示出)或組合存在(如圖2、6和7中示出的)。嵌入阱(38A和38B)位於源極/漏極區域(30A和30B)中，它們典型地由包括純Si或含C和/或Ge的Si的半導體材料構成。例如，嵌入阱可以由SiC或SiGe構成。典型地，含C阱用於nFETs，而含Ge阱用於pFETs。這些外延生長嵌入阱可以是本徵的或者摻有如B，As或P。
圖7示出了包括應力產生隔離區域46的結構。應力產生隔離區域46由如高應力HDP氧化物的溝槽介質構成。在一些實施例中，可以單獨使用或與HDP氧化物結合使用溝槽填充材料，其中根據R.Arghavani等人在「Stress Management in Sub-90nm Transistor Architecture」，IEEETransactions on Electronic Devices，Vol.51，No.10，October 2004，pg.1740中描述的工序，通過O3/原矽酸四乙酯(TEOS)基亞大氣壓CVD沉積溝槽填充材料，在此引入其內容作為參考。在前述文獻中公開的工序提供了TEOS基介質材料。
方法概括地說，本發明提供了用於形成圖1-7中示出的結構的方法，包括以下步驟提供具有不同結晶取向的至少兩個平面表面的混合取向半導體襯底；以及在不同結晶取向的平面表面的每個上形成至少一個CMOS器件，例如FET，其中每個CMOS器件具有應力溝道。
本發明的第一步，即提供具有不同結晶取向的至少兩個平面表面的混合取向半導體襯底，通過利用2003年6月23日提交的美國專利申請序列號10/250,241和2003年10月29日提交的美國專利申請序列號10/696,634(在此引用其整個內容作為參考)中描述的方法步驟獲得。在這些公開專利中，使用接合或層轉移方法提供一種結構，該結構包括第一半導體晶片和第二半導體晶片，第一半導體晶片包括具有第一結晶取向的第一半導體材料，第二半導體晶片具有不同於第一結晶取向的第二結晶取向的第二半導體材料。接合，即層轉移典型地利用親水接合獲得，其中氧化物(或其它絕緣材料)通常設置在接合前的至少一個半導體晶片上。在一些實施例中，可以使用半導體到半導體的直接接合方法或疏水接合方法。
在初始層轉移步驟後，使用選擇性蝕刻方法暴露底部多數半導體材料，並且此後使用半導體再生長方法，形成與底部多數半導體晶片的晶體取向相同的半導體材料。在半導體材料的再生長期間，可以適當形成如層40和42的不同半導體材料。例如，可以形成包括上部區域的再生長半導體材料，所述上部區域包括如Si的應變半導體。可選地，在如應變Si的應變半導體層的形成後可以形成馳豫SiGe層作為再生長材料。
本發明此時可以形成隔離區域，包括應力產生隔離區域，利用本領域的技術人員熟知的方法，包括通過首先通過光刻和蝕刻在襯底內限定溝槽的溝槽隔離形成。在蝕刻步驟後，接著在溝槽中形成可選的溝槽介質襯裡和溝槽介質。可選地，可以使用矽的局部氧化方法限定溝槽。
在提供包含不同結晶取向的至少兩個平面表面的半導體襯底後，在混合取向襯底的有效區域上形成至少一個CMOS器件即FET。在有效區域上形成的FET取決於混合取向襯底的平面表面的晶體取向的類型。例如，在(110)取向的晶體表面內形成pFETs，而在(100)取向的晶體表面內形成nFETs。這些取向分別表示用於pFETs和nFETs的最佳取向。
利用任意能夠形成FET的常規CMOS工藝形成FET。一種方法包括以下步驟在混合取向襯底的平面表面的每個上形成包括柵極介質和柵極導體的疊層。柵極介質可以通過如氧化的熱處理或通過常規沉積方法形成，如化學氣相沉積(CVD)、等離子體增強CVD、蒸發、原子層沉積和其它類似的沉積方法。柵極導體通過沉積方法形成，如CVD、PECVD、濺射、鍍覆、蒸發、原子層沉積等。當使用多晶Si或SiGe柵極時，導電材料可以就地摻雜，或沉積後通過離子注入摻雜。使用注入掩模和離子注入形成不同電導率的FETs。在形成疊層後，通過光刻和蝕刻構圖至少柵極導體(和可選的柵極介質)。接著可以使用熱處理形成鈍化層。其後，通過離子注入和退火形成S/D延伸。接著通過沉積和蝕刻形成側壁隔離物，且其後通過離子注入和退火形成S/D區域。用於激活S/D延伸的退火步驟可以省略，並可以在S/D區域的激活期間進行激活。
在其中存在應力襯裡的情況下，在至少一個CMOS器件形成後通過沉積和蝕刻形成該應力襯裡。可以使用的沉積方法的範例包括CVD、PECVD或RTCVD。蝕刻步驟包括在應力產生層的部分上提供構圖的抗蝕劑，並接著蝕刻應力襯裡的暴露部分。在使用雙襯裡(nFETs為拉伸而pFETs為壓縮)情況下，在第一類型的FETs(如nFETs)上形成第一襯裡，並在第二類型的FETs(如pFETs)上形成第二襯裡前完全移除第二類型的FETs(如pFETs)上的第一襯裡。接著從第一類型的FETs(如nFETs)移除第二襯裡。
在其中形成嵌入阱的情況下，首先，在不同結晶取向的有效區域的每個上提供CMOS器件。下一步，通過蝕刻方法(RIE和/或溼法蝕刻)使混合取向襯底的暴露部分凹陷，優選在每個隔離物下面提供輕微的底切。也就是說，可以使用選擇性各向異性或各向同性蝕刻方法移除部分混合取向襯底。各向同性蝕刻提供隔離物下面的輕微底切。在不同結晶取向即(100)與(110)取向的區域中的凹陷，將具有不同的蝕刻速率。在使用蝕刻的凹陷方法之後，利用任意可以從凹陷表面移除包括殘餘氧化物的汙染物的清潔方法清潔蝕刻表面。接著可以用選擇性外延生長方法(RTCVD或UHVCVD)形成嵌入阱。在其中使用RTCVD(快速熱CVD)的實施例中，下列條件典型地為沉積溫度為約500℃至約1000℃，壓力從約5到約100Torr，以及前體包含Si源如矽烷、乙矽烷或二氯矽烷，Ge源如GeH4或C源如烯烴。可選地，可以通過S/D區域中的氣相摻雜形成嵌入阱。
通過在混合取向襯底自身的形成期間，選擇特定的半導體材料形成包括雙軸應變溝道的結構。這在上面已經描述過且這裡沒有提供更細節的描述。
雖然本發明對其優選實施例進行了具體的展示和描述，本領域的技術人員可以理解，只要不脫離本發明的範圍和精神，可以在形式和細節上進行前述和其它變化。因此，只要落入附加權利要求的範圍內，本發明不受描述和示出的具體形式和細節限制。
權利要求
1.一種具有提高的載流子遷移率的半導體結構，包括混合取向半導體襯底，具有不同結晶取向的至少兩個平面表面，以及至少一個CMOS器件，位於不同結晶取向的所述平面表面的每個上，其中每個CMOS器件具有應力溝道。
2.根據權利要求1的半導體結構，其中一個所述平面表面具有(100)結晶取向，另一個平面表面具有(110)結晶取向。
3.根據權利要求2的半導體結構，其中位於所述(100)表面上的所述至少一個CMOS器件是nFET，位於所述(110)表面上的所述至少一個CMOS器件是pFET。
4.根據權利要求3的半導體結構，還包括位於至少一個所述CMOS器件上的應力產生襯裡。
5.根據權利要求4的半導體結構，其中在所述nFET上的所述應力產生襯裡為拉伸應力產生材料，而在所述pFET上的所述應力產生襯裡為壓縮應力產生材料。
6.根據權利要求5的半導體結構，其中所述應力產生材料包括氮化物、高密度等離子體(HDP)氧化物或其多層。
7.根據權利要求3的半導體結構，還包括關於至少一個所述CMOS器件的所述混合取向襯底中的應力阱。
8.根據權利要求7的半導體結構，其中用於所述nFET的所述應力阱包括C，而用於所述pFET的所述應力阱包括Ge。
9.根據權利要求3的半導體結構，還包括位於所述混合取向襯底中的至少一個應力產生隔離區域。
10.根據權利要求3的半導體結構，還包括應力產生襯裡、應力阱或應力產生隔離區域中的至少兩個。
11.根據權利要求3的半導體結構，其中所述第二半導體材料包括在其上部區域中的應變半導體材料。
12.根據權利要求11的半導體結構，還包括下面的弛豫半導體材料。
13.根據權利要求3的半導體結構，其中所述第一半導體材料包括應變半導體。
14.根據權利要求13的半導體結構，其中所述第二半導體材料包括在其上部區域中的應變半導體材料。
15.根據權利要求14的半導體結構，還包括下面的弛豫半導體材料。
16.根據權利要求15的半導體結構，還包括關於至少一個所述CMOS器件的所述混合取向襯底中的應力阱。
17.根據權利要求16的半導體結構，其中所述應力阱為純Si。
18.根據權利要求1的半導體結構，其中至少一個所述CMOS器件位於包括掩埋絕緣層的混合取向襯底上。
19.根據權利要求1的半導體結構，其中所述CMOS器件位於包括第一和第二掩埋絕緣層的混合取向襯底上。
20.一種製造具有提高的載流子遷移率的半導體結構的方法，包括以下步驟提供具有不同結晶取向的至少兩個平面表面的混合取向襯底，以及在不同結晶取向的所述平面表面的每個上形成至少一個CMOS器件，其中每個CMOS器件具有應力溝道。
21.根據權利要求20的方法，其中所述提供所述混合取向襯底的步驟包括晶片接合工藝，並有選擇地蝕刻通過晶片接合產生的混合取向襯底的部分，以暴露用於晶片接合的一個晶片的下面的半導體材料，並從所述暴露表面再生長至少一種半導體材料。
22.根據權利要求20的方法，其中所述形成所述至少一個CMOS器件的步驟包括形成應力產生襯裡、應力阱或應力產生隔離區域中的至少一個。
23.根據權利要求22的方法，其中在(100)晶體表面上的nFET上形成拉伸應力產生襯裡，並在(110)晶體表面上的pFET上形成壓縮應力產生襯裡。
24.根據權利要求22的方法，其中在所述混合取向襯底中形成包括C的應力阱，用於位於(100)晶體表面上的nFET，並在所述混合取向襯底中形成包括Ge的應力阱，用於位於(110)晶體表面上的pFET。
25.根據權利要求20的方法，其中所述應力溝道是在所述混合取向襯底形成期間通過選擇特定的半導體材料形成的雙軸應力溝道。
26.根據權利要求20的方法，其中所述應力溝道通過CVD沉積的應力產生襯裡形成，所述應力產生襯裡包括氮化物、HDP氧化物或其組合物。
27.根據權利要求20的方法，其中所述應力溝道通過應力阱形成，所述應力阱包括純Si，SiC或SiGe。
28.根據權利要求27的方法，其中所述應力阱通過包括各向同性或各向異性蝕刻的方法形成。
全文摘要
本發明提供了一種具有提高的載流子遷移率的半導體結構。該半導體結構包括具有不同結晶取向的至少兩個平面表面的混合取向半導體襯底，以及位於不同結晶取向的平面表面的每個上的至少一個CMOS器件，其中每個CMOS器件具有應力溝道。本發明還提供了製造該半導體結構的方法。總體上說，本發明的方法包括以下步驟提供具有不同結晶取向的至少兩個平面表面的混合取向襯底，以及在不同結晶取向的所述平面表面的每個上形成至少一個CMOS器件，其中每個CMOS器件具有應力溝道。
文檔編號H01L21/8238GK1819201SQ20061000032
公開日2006年8月16日 申請日期2006年1月4日 優先權日2005年1月5日
發明者歐陽齊慶, S·潘達, D·奇丹巴爾拉奧, J·R·霍爾特, M·艾昂 申請人:國際商業機器公司