晶片同步時鐘的測試方法及可同步測試時鐘功能的晶片的製作方法
2023-07-24 23:34:16 1
專利名稱：晶片同步時鐘的測試方法及可同步測試時鐘功能的晶片的製作方法
技術領域：
本發明涉及一種晶片測試方法，特別是涉及可避開異步效應所產生的取樣誤差的晶片測試方法。
背景技術：
一般在晶片的製造過程中，最後必須通過晶片測試流程，以確認晶片的製造品質。在晶片測試過程中，首先以計算機仿真晶片在特定輸入信號時的理想輸出信號，並予以記錄；接著，再以相同的特定輸入信號提供至欲測試的晶片，再將被測試晶片的輸出信號與理想輸出信號比較，以判斷是否吻合，並藉以判斷晶片製造過程是否出現瑕疵。
為了適應電子產品的不同需求，每一種晶片規格所要求的工作頻率並不相同，例如，具有兩種不同工作頻率的晶片等。然而，若欲對具有兩種不同工作頻率的晶片進行測試時，將可能因為異步效應，而使得晶片測試變得相對的困難。
以下將結合圖1與圖2，來說明異步效應對晶片測試所造成的影響。圖1所示為為典型的觸發器邏輯電路，此觸發器邏輯電路可包含於晶片中。
如圖1所示，若輸入信號D2於第二觸發器2，則第二觸發器2依據第一時鐘信號CLK2對輸入信號D2進行取樣，以輸出信號Q2於邏輯電路Lg，並經由邏輯電路Lg輸出信號D1。當第一觸發器1接收到信號D1時，則依據第一時鐘信號CLK1對信號D1進行取樣，以輸出信號Q1。其中，信號Q2與信號D1的延遲時間，會受到邏輯電路Lg的製造差異而影響。例如，此延遲時間為1.7～2.3ns。
如圖2所示，圖2示出了圖1的第一時鐘CLK1以及第二時鐘CLK2的波形圖。其中，第一時鐘信號CLK1的工作頻率高於第二時鐘信號CLK2的工作頻率，且第一時鐘信號CLK1的工作頻率不為第二時鐘信號CLK2的工作頻率的整數倍。第一時鐘信號CLK1，例如，為250MHz，且第二時鐘信號CLK2，例如，為66MHz。當信號D2於30ns時被取樣，則由第二觸發器2輸出信號Q2於邏輯電路Lg。若經由邏輯電路Lg輸出的信號D1與信號Q2的延遲時間為1.7ns～2.3ns，意即，邏輯電路Lg於30ns接收到信號Q2後，可能於31.7ns～32.3ns時送出信號D1。因此，依據第一時鐘信號CLK1的脈衝正緣觸發，第一觸發器1將可能於32ns時對信號D1進行取樣，亦可能於36ns時，才對信號D1進行取樣。由上述可知，在同一取樣時鐘中，第一觸發器1卻具有兩個取樣時間，因此，容易造成第一觸發器1的取樣誤差，此即為異步效應。
同理，當邏輯電路Lg於15ns接收到信號Q2，若邏輯電路Lg輸出的信號D1與信號Q2的延遲時間為0.8ns～1.2ns，則第一觸發器1將可能於16ns或20ns時進行信號取樣，因此，將會產生異步效應；另外，當邏輯電路Lg於45ns接收到信號Q2，若邏輯電路Lg輸出的信號D1與信號Q2的延遲時間為2.8ns～3.2ns，則第一觸發器2將可能於48ns或52ns時進行信號取樣，亦會產生異步效應。
異步效應並不會影響晶片的正常操作。不過，於進行晶片測試時，由於必須將晶片的輸出信號與理想信號進行比對，且當輸出信號與理想信號完全吻合，才得以確認晶片的製造品質無瑕疵，因此，異步效應所產生的取樣誤差將會影響測試的結果。
由上述可知，為了避免異步效應而影響晶片測試結果，邏輯電路Lg的延遲時間不能跨越1ns(0.8ns～1.2ns)、2ns(1.7～3.2ns)以及3ns(2.8ns～3.2ns)，因此，在觸發器邏輯電路的設計上，必須對邏輯電路Lg的延遲時間加以限制，而導致晶片設計上的困難。
發明內容
有鑑於此，本發明提出一種晶片同步時鐘的測試方法，用以避免異步效應所產生的問題，用以提高晶片測試的準確性。
本發明提出一種晶片測試方法，此測試方法包括產生一第三時鐘信號，其工作頻率大於第一時鐘信號且為第二時鐘信號工作頻率的整數倍。以第三時鐘信號取代第一時鐘信號。依據第二時鐘信號以及第三時鐘信號，用以測試該晶片第一時鐘生成裝置以外的部分。依據第一時鐘信號使第一邏輯部操作獨立於第二邏輯部，根據第一邏輯部的輸出以測試第一時鐘生成裝置。其中，第一、第二以及第三時鐘的工作頻率分別為f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k為整數。
另外，本發明還提出一種可同步測試時鐘功能的晶片，包括一第一邏輯部、一第二邏輯部、一時鐘生成裝置、以及一選擇裝置。第一邏輯部由第一時鐘信號所驅動。一第二邏輯部由第二時鐘信號所驅動，另外，第一時鐘的工作頻率高於第二時鐘的工作頻率且不為第二時鐘信號工作頻率的整數倍。時鐘生成裝置用以產生上述第一、第二以及一第三時鐘信號，另外，第三時鐘信號的工作頻率大於第一時鐘信號的工作頻率且為第二時鐘信號工作頻率的整數倍。選擇裝置用以選擇輸出第一或第三時鐘信號。當進行測試上述晶片時，選擇裝置分別輸出第三時鐘信號與第二信號於第一邏輯部與第二邏輯部。
由於第三時鐘信號的工作頻率為第二時鐘信號的工作頻率的整數倍，因此，以第三時鐘信號來替代第一信號來測試上述晶片的方式，可有效地避免異步效應，並可提高晶片測試的準確性。
為使本發明的上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並結合附圖詳細說明如下。
圖1示出了典型的觸發器邏輯電路。
圖2示出了圖1的第一時鐘CLK1以及第二時鐘CLK2的波形圖。
圖3示出了應用本發明的晶片測試方法的晶片。
圖4是用以說明用於測試晶片3的第二時鐘信號CLK2與第三時鐘信號CLK3的波形圖。
圖5示出了本發明的晶片測試方法流程圖。
附圖符號說明1、2～觸發器；Lg～邏輯電路；D2～晶片輸入信號；Q2、D1～邏輯信號；Q1～晶片輸出信號；CLK1、CLK2、CLK3～時鐘信號；3～晶片；30～時鐘生成裝置；31～選擇裝置；32～第一邏輯部；33～第二邏輯部；40～第一時鐘生成裝置；41～第二時鐘生成裝置；Vo～輸出信號。
具體實施例方式
本發明提出一種晶片測試方法，可避免異步效應所產生的問題，用以提高晶片測試的準確性。
圖3示出了應用本發明的晶片測試方法的晶片。其中，晶片3包括一時鐘生成裝置30、一選擇裝置31、一第一邏輯部32以及一第二邏輯部33。在正常操作時，第一邏輯部32由第一時鐘信號CLK1所驅動，第二邏輯部33由第二時鐘信號CLK2所驅動，而第一時鐘CLK1的工作頻率高於第二時鐘CLK2且不為第二時鐘信號CLK2工作頻率的整數倍。時鐘生成裝置30包括一第一時鐘生成裝置40以及一第二時鐘生成裝置41；第一時鐘生成裝置40用以產生第一時鐘信號CLK1，而第二時鐘生成裝置41用以產生第二時鐘信號CLK2以及第三時鐘信號CLK3。選擇裝置31用以選擇輸出第一時鐘信號CLK1或第三時鐘信號CLK3，以提供晶片3的正常操作信號或測試信號。
在此實施例中，晶片3，例如，為一圖形處理晶片。晶片3可利用第一邏輯部32來處理中央處理器(未顯示)的指令信號，並利用第二邏輯部33來控制計算機圖形接口裝置(computer graphics interface)(未顯示)。若假設第一時鐘信號CLK1的工作頻率為250kHz，且第二時鐘信號CLK2的工作頻率為66kHz，但測試時，由於第一時鐘信號CLK1的工作頻率不為第二時鐘信號CLK2的工作頻率的整數倍，因此，若以第一時鐘信號CLK1與第二時鐘信號CLK2來供應晶片3時，明顯地，將會導致異步效應，而導致測試誤差。
因此，當測試晶片3時，由選擇裝置31選擇輸出第三時鐘信號CLK3來取代第一時鐘信號CLK1，藉以利用第二時鐘信號CLK2與第三時鐘信號CLK3來測試圖形處理晶片3。其中，第三時鐘信號CLK3的工作頻率f3需滿足f3＝f2*k，且f2*(k-1)＜f1＜f3，k為整數。
當第一邏輯部32接收到第三時鐘信號CLK3，且第二邏輯部33接收到第二時鐘信號CLK2時，則第一與二邏輯部32可通過邏輯信號Sc的交流而執行對應的動作。因此，當第一邏輯部32接收到第三時鐘信號CLK3以及邏輯信號Sc時，則可依據第三時鐘信號CLK3與邏輯信號Sc來對晶片的輸入信號進行取樣，藉以輸出測試信號。
圖4是用以說明用於測試晶片3的第二時鐘信號CLK2與第三時鐘信號CLK3的波形圖。其中，在此實施例中，第二時鐘信號CLK2的工作頻率f2，例如，為66kHz，而第三時鐘信號CLK3的工作頻率f3，例如，為266kHz。
如圖4所示，若第二邏輯部33於15ns輸出邏輯信號Sc時，則第一邏輯部32可於18.75ns或22.5ns對晶片的輸入信號進行取樣並輸出測試信號，因此，第一邏輯部32的取樣時間差為3.75ns(18.75ns-15ns＝3.75ns)或7.5ns(22.5ns-15ns＝7.5ns)；同樣地，若第二邏輯部33於30ns輸出邏輯信號Sc時，第一邏輯部32的取樣時間差亦為3.75ns(33.75ns-30ns＝3.75ns)或7.5ns(37.5ns-30ns＝7.5ns)；同樣地，若第二邏輯部33於45ns輸出邏輯信號Sc時，第一邏輯部32的取樣時間差亦為3.75ns(48.75ns-45ns＝3.75ns)或7.5ns(47.5ns-45ns＝7.5ns)。由此可知，當測試晶片3時，若以第三時鐘信號CLK3取代第一時鐘信號CLK1，則每個取樣周期中的取樣時間差為相同，因此，當邏輯電路Lg的延遲時間不跨越3.75ns，則第一邏輯部32即可依據相同的取樣時間差而取得正確的取樣信號。相對於圖3，邏輯電路Lg的延遲要求不能跨越1ns、2ns以及3ns，圖4僅要求不能跨越3.75ns。由上述可知，本發明的晶片測試方法可有效地避免異步效應所導致的取樣誤差，而增加晶片測試結果的正確性。
當利用第二時鐘訊號測試第二邏輯部時，可利用第二邏輯部的輸出訊號判斷第二時鐘生成裝置是否正確的產生第二時鐘訊號。同時當利用第三時鐘訊號測試第一邏輯部時，可利用第一邏輯部的輸出訊號判斷第二時鐘生成裝置是否正確的產生第三時鐘訊號。
另外，本發明的晶片測試方法，還可對第一時鐘生成裝置40的第一時鐘信號CLK1進行測試。由於測試時是以第三時鐘號CLK3取代第一時鐘號CLK1，因此第一時鐘生成裝置40將無法被測試到，為了測試第一時鐘生成裝置，首先使第一邏輯部32的操作獨立於第二邏輯部33，亦即使得第一邏輯部32與第二邏輯部邏輯33之間沒有信號Sc的交流，再提供第一時鐘信號CLK1於第一邏輯部32，藉以由第一邏輯部32的輸出信號Vo來判斷第一時鐘生成裝置40是否正常輸出第一時鐘信號CLK1。
在本實施例中，選擇開關31，例如，為一多任務器，且第一時鐘生成裝置40以及第二時鐘生成裝置41，例如，為鎖相電路。
圖5示出了本發明的晶片測試方法流程圖。首先，根據一第二時鐘信號產生一第三時鐘信號，其工作頻率大於第一時鐘信號且為第二時鐘信號工作頻率的整數倍(S501)；接著，以第三時鐘信號取代第一時鐘信號(S502)；再分別利用第二時鐘信號以及第三時鐘信號，測試晶片3除了第一時鐘生成裝置外其它的部份(S503)；最後，將晶片中的第一邏輯部獨立於第二邏輯部進行操作，利用第一時鐘訊號測試第一邏輯部，根據第一邏輯部的輸出訊號判斷第一時鐘生成裝置是否正確讀產生第一時鐘訊號(S504)。
其中，第一、第二以及第三時鐘的工作頻率分別為f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k為整數。
如上披露的本發明的較佳實施例，僅用於幫助了解本發明的實施，並非用以限定本發明的精神，本領域的技術人員在領悟本發明的精神後，在不脫離本發明的精神範圍的前提下可作若干的更動潤飾及等同的變化替換，其專利保護範圍以本發明的權利要求為準。
權利要求
1.一種晶片同步時鐘測試的方法，其中，該晶片包括由一第一時鐘信號驅動的一第一邏輯部，以及一第二時鐘信號驅動的一第二邏輯部，該測試方法包括根據該第二時鐘信號產生一第三時鐘信號；根據該第三時鐘信號用以測試該第一邏輯部；以及依據該第二時鐘信號，用以測試該第二邏輯部；其中該第一時鐘的工作頻率高於該第二時鐘且不為該第二時鐘信號工作頻率的整數倍，且其中該第三時鐘信號的工作頻率大於該第一時鐘信號且為該第二時鐘信號工作頻率的整數倍。
2.如權利要求1所述晶片同步時鐘測試的方法，其中該第一、第二以及第三時鐘的工作頻率分別為f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k為整數。
3.如權利要求1所述的晶片同步時鐘測試的方法，其中，該第一時鐘信號是由該晶片的一第一時鐘生成裝置所產生。
4.如權利要求3所述的晶片同步時鐘測試的方法，其中，還包括使該第一邏輯部的操作獨立於該第二邏輯部，且提供該第一時鐘信號於該第一邏輯部，並依據該第一邏輯部的一輸出信號來測試該第一時鐘生成器是否正常輸出該第一時鐘信號。
5.一種可同步測試時鐘功能的晶片，該晶片包括一第一時鐘生成裝置，用以產生一第一時鐘訊號；一第二時鐘生成裝置，用以產生一第二時鐘訊號以及一第三時鐘生成訊號；一選擇裝置，接收該第一時鐘信號以及該第三時鐘信號，用以選擇輸出該第一時鐘信號或該第三時鐘信號其中之一；一第一邏輯部，連接至該選擇裝置，用以接受該選擇裝置所選擇的時鐘信號所測試；以及一第二邏輯部，連接至該第二時鐘生成裝置，用以接收該第二時鐘訊號；其中，該第三時鐘信號的工作頻率大於該第一時鐘信號且為該第二時鐘信號工作頻率的整數倍。
6.如權利要求5所述的可同步測試時鐘功能的晶片，其中當該第一時鐘的工作頻率高於該第二時鐘且不為該第二時鐘信號工作頻率的整數倍時，該選擇裝置選擇該第三時鐘信號測試該第一邏輯部。
7.如權利要求5所述的可同步測試時鐘功能的晶片，其中利用該第二邏輯部所輸出的訊號判斷該第二生成裝置是否正確的產生該第二時鐘訊號。
8.如權利要求5所述的可同步測試時鐘功能的晶片，該選擇裝置選擇該第一時鐘信號控制測試該第一時鐘生成裝置。
9.如權利要求8所述的可同步測試時鐘功能的晶片，其中根據該第一邏輯部所輸出的訊號判斷該第一生成裝置是否正確的輸出該第一時鐘訊號。
10.如權利要求5所述的可同步測試時鐘功能的晶片，其中該第一時鐘信號、該第二時鐘信號以及該第三時鐘信號的工作頻率分別為f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k為整數。
全文摘要
一種晶片同步時鐘的測試方法以及可同步測試時鐘功能的晶片。上述晶片至少包括一第一邏輯部，由一第一時鐘信號所驅動，以及一第二邏輯部，由一第二時鐘信號所驅動，第一時鐘的工作頻率高於第二時鐘的工作頻率且不為第二時鐘信號的工作頻率的整數倍，此測試方法包括產生一第三時鐘信號，其工作頻率大於第一時鐘信號且為第二時鐘信號工作頻率的整數倍。以第三時鐘信號取代第一時鐘信號。依據第二時鐘信號以及第三時鐘信號，用以測試上述晶片第一時鐘生成裝置以外的部分。依據第一時鐘信號使第一邏輯部操作獨立於第二邏輯部，根據第一邏輯部的輸出以測試第一時鐘生成裝置。
文檔編號H01L21/66GK1632935SQ200410090488
公開日2005年6月29日 申請日期2004年11月10日 優先權日2004年11月10日
發明者謝易霖 申請人:威盛電子股份有限公司