混合式集成電路的溝道式電容器的製造方法

2023-07-20 14:30:11

專利名稱：混合式集成電路的溝道式電容器的製造方法
技術領域：
本發明是關於一種半導體組件的製造方法，特別是關於一種混合式集成電路(Mixed Mode Integrated Circuit)的溝道式電容器的製造方法。
背景技術：
通常，混合式集成電路是指在半導體晶片的邏輯區域中，同時具有如放大器、模擬數字轉換器等的數字組件以及如正反相器、加法器等的模擬組件的電路，且在此混合式集成電路中系包含有構成組件的金氧半導體(MOS)及電容器。
已有的技術中，半導體製程中製作混合式集成電路的電容器的方法如圖1所示，首先，在一半導體基底10中依序形成有淺溝道隔離區域(STI)12、電晶體柵極結構14、輕摻雜源/漏極區域16、柵極間隙壁18及重摻雜源/漏極區域20等基本組件；其中，沉積的第一多晶矽層除了用來形成電晶體柵極結構14之外，亦同時用來形成電容器的下電極層22。之後，在第一多晶矽層的下電極層22上沉積一介電層24，接著再在其上沉積一第二多晶矽層26作為電容器的上電極層，且該第一多晶矽層22、介電層24及第二多晶矽層26組成一PIP(Poly Insulator Poly)電容器結構。
由於電容器的電容量是隨著電極的表面積增加而增加，並因介電材質具有較高的介電常數，或因介電層的厚度減少，進而形成一種介電性較高的介電層。但是，在不引起介電失效的情形下，介電層厚度的減少容易受到局限，因此習知增加電容量的方法，大多集中於增加電極的表面積，或是使用一較高介電常數的介電層。
為了增加電極的表面積，通常是利用一具有立體結構，如圓柱狀結構，或是其它增加高度並以多晶矽為材質的半球形顆粒狀(Hemi SphericalGrain，HSG)結構，使作為下電極層的有效面積增加。然而，該圓柱狀或多晶矽半球形顆粒狀立體結構的下電極層，在製造上均具有某些程度上的困難度；且此等方法均會造成下電極層高度的增加與周邊電路的高度有很大的差異，此種型態高度(topology)的差距使得後續的製造過程的複雜度升高許多，尤其是在微影(Photolithography)製程當中的製程控制將變得難以控制。
因此，本發明針對上述的問題，提出一種混合式集成電路的溝道式電容器的製造方法，以解決現有技術的缺陷。

發明內容
本發明的主要目的是提供一種混合式集成電路的溝道式電容器的製造方法，其系在淺溝道中以PIP(Poly Insulator Poly)方式或PIM(PolyInsulator Metal)方式形成電容器，以增加電容器電極的表面積。
本發明的另一目的是提供一種混合式集成電路的溝道式電容器的製造方法，其系利用溝道式電容器取代立體結構電容器，故可有效降低下層電極高度與周邊電路高度的差異，使其無型態高度的差距，以降低後續製程的控制複雜度。
本發明的再一目的是提供一種製程簡單、易於控制且不會增加製程複雜度的混合式集成電路的溝道式電容器的製造方法。
為達到上述的目的，本發明先在一半導體基底中形成一第一淺溝道隔離區域及一第二淺溝道隔離區域；在該半導體基底上形成一第一圖案化光阻層，使其僅露出該第二淺溝道隔離區域，並去除其內的氧化物而僅留下數個淺溝道，隨後移除第一圖案化光阻層；在第一淺溝道隔離區域上形成柵極結構、源/漏極區域等基本組件，同時亦在第二淺溝道隔離區域上形成一作為下電極層的多晶矽層，使其覆蓋在淺溝道表面；接著在半導體基底上形成一介電層及一上電極層；形成一第二圖案化光阻層於該半導體基底上，以覆蓋該第二淺溝道隔離區域，並露出該第一淺溝道隔離區域上的組件；再以一第二圖案化光阻層為掩膜，蝕刻去除第一淺溝道隔離區域上方露出的上電極層，則位於該淺溝道中的上電極層、介電層及多晶矽層組成一溝道式電容器。
更優的是，本發明在該半導體基底中形成該半導體基本組件的方法可以採用下列步驟在該半導體基底上形成一柵極結構，包含一柵極氧化層及其上方的多晶矽層；以該柵極結構為掩膜，進行一低濃度的離子注入，在該半導體基底內形成輕摻雜源/漏極區域；在該柵極結構側壁形成有柵極間隙壁；進行高溫活化處理；以該柵極結構與柵極間隙壁為掩膜，對該半導體基底進行一高濃度離子注入，以形成重摻雜源/漏極區域；以及對該進行半導體基底進行熱回火處理。
更優的是，本發明中，在該第二淺溝道隔離區域內的氧化物可以包含有一介電氧化層及一襯氧化層。
更優的是，本發明中，可以用溼蝕刻方式去除該第二淺溝道隔離區域內的氧化物。
更優的是，本發明中，該介電層的材質可以是氧化矽、氧化矽、氮化矽、氧化鉭或其它介電質材料。
更優的是，本發明中，該上電極層的材質可以是多晶矽、氮化鈦、矽化鎢、鋁、銅、鎢或其它導電材質。
更優的是，本發明中，去除該上電極層可以用幹蝕刻方式完成。
更優的是，本發明中，在去除露出的該上電極層的步驟後，更可移除露出的該介電層。進一步的，去除該介電層是用幹蝕刻方式完成。
本發明的優點是，通過在淺溝道中以PIP或PIM等迭層方式形成溝道式電容器，以溝道式電容器取代常用的立體結構電容器，故可有效降低下電極層高度與周邊電路高度的差異，使其無型態高度的差距，以降低後續製程的控制複雜度，並同時增加電容器電極的表面積來達到提高溝道式電容器電容量的功效，從而達到製作方法簡單、易於控制且不會增加製作工藝複雜度。


圖1為習知製作出的混合式集成電路電容器的結構剖視圖。
圖2(a)至圖2(e)為本發明在製作混合式集成電路的各步驟結構剖視圖。
圖3為本發明完成後的溝道式電容器的結構俯視圖。
具體實施例方式
為了使本發明的目的、技術內容、和特點能更明顯易懂，下文特舉一較佳實施例，並配合附圖，作詳細說明。
請參照圖2(a)至圖2(e)所示，圖2(a)至圖2(e)為本發明的一較佳實施例在製作混合式集成電路組件的各步驟構造剖視圖，如圖所示，本發明提出的製作方法系包括有下列步驟如圖2(a)所示，先提供一半導體基底30，其內形成有第一淺溝道隔離區域(shallow trench isolation，STI)32及第二淺溝道隔離區域34，且每一淺溝道隔離區域32、34內的氧化物包含一介電氧化層36及一襯氧化層38；其中，第一淺溝道隔離區域32是用來隔絕半導體基底30中的主動組件與被動組件，第二淺溝道隔離區域34則為預留作為形成溝道式電容器之用。
然後如圖2(b)所示，在所述的半導體基底30上形成一第一圖案化光阻層40，使其覆蓋住該第一淺溝道隔離區域32，僅暴露出欲形成電容器的第二淺溝道隔離區域34；以此第一圖案化光阻層40為掩膜(Mask)，利用溼蝕刻方式蝕刻去除該第二淺溝道隔離區域34內的介電氧化層36及襯氧化層38而僅留下數個淺溝道42結構；完成此步驟之後，即可移除該第一圖案化光阻層40。
接續進行半導體基本組件的製作步驟，請參閱圖2(c)所示，在半導體基底30上的第一淺溝道隔離區域32間形成一電晶體柵極結構44，其包含一下層的柵極氧化層442與一上層的多晶矽層444，並在形成此柵極結構44的多晶矽層444之際，同時亦在該第二淺溝道隔離區域34上沉積形成一第一多晶矽層46，且第一多晶矽層46系覆蓋在淺溝道42內表面以作為電容器的下電極層。然後以柵極結構44為掩膜，對半導體基底30進行一低濃度的第一次離子注入，以形成輕摻雜源/漏極區域48；再在柵極結構44的二側壁旁形成柵極間隙壁50；在該輕摻雜源/漏極區域48形成後，先進行高溫活化處理，以重整該半導體基底30表面的矽晶格；完成後，再以柵極結構44與柵極間隙壁50為掩膜，對半導體基底30進行一高濃度的第二次離子注入，以便形成重摻雜源/漏極區域52；而後進行一快速熱回火處理，以便將半導體基底30表面因離子植入產生的非晶矽現象回火成原來的結晶狀態，至此半導體基底30上的基本組件已完成。
電晶體柵極結構44和溝道式電容器的第一多晶矽層(下電極層)46形成之後，即可進行電容器的介電層與上電極層的製作步驟；如圖2(d)所示，在半導體基底30表面上先沉積形成一介電層54，在其表面再形成一作為上電極層的第二多晶矽層56。其中，該介電層54的材質系可為氧化矽、氧化矽/氮化矽、氧化鉭或其它介電質材料；且除了使用第二多晶矽層56作為上電極層之外，亦可使用氮化鈦、矽化鎢、鋁、銅、鎢金屬或是其它同性質的導電材質。
再形成一第二圖案化光阻層58於該半導體基底30上，如圖2(d)所示，以覆蓋住該第二淺溝道隔離區域34，並裸露出不屬於電容器範圍的該第一淺溝道隔離區域32及其上的組件；以第二圖案化光阻層58為掩膜，利用幹蝕刻方式去除露出的該第二多晶矽層56，如圖2(e)所示，最後再蝕刻去除該第二圖案化光阻層58，使位於該淺溝道42中的該第一多晶矽層46、介電層54及第二多晶矽層56形成一溝道式電容器，此溝道式電容器即以PIP方式形成於淺溝道42中。
另外，如圖3所示，其係為本發明完成後的溝道式電容器的結構俯視圖，其中延伸至該溝道式電容器外圍的第一多晶矽層46系可用在電容器的下電極層與外接線路之用。
本發明所提出的一種製程簡單、易於控制且不會增加製程複雜度的混合式集成電路的溝道式電容器的製造方法，其系在淺溝道中以PIP或PIM等迭層方式形成溝道式電容器，以溝道式電容器取代常用的立體結構電容器，故可有效降低下電極層高度與周邊電路高度的差異，使其無型態高度的差距，以降低後續製程的控制複雜度，並同時增加電容器電極的表面積來達到提高溝道式電容器電容量的功效。
以上所述的較佳實施例僅是為說明本發明的技術思想及特點，其目的在於使本領域的普通技術人員能夠了解本發明的內容並據以實施，但不能以此來限定本發明的專利範圍，即大凡依本發明所揭示的技術特徵所作的等同變化或修飾，仍應涵蓋在本發明的專利保護範圍之內。
權利要求
1.一種混合式集成電路的溝道式電容器的製造方法，其系包括下列步驟在一半導體基底中形成有一用以隔絕主、被動組件的第一淺溝道隔離區域及一第二淺溝道隔離區域；形成一第一圖案化光阻層於該半導體基底上，僅露出該第二淺溝道隔離區域，以該第一圖案化光阻層為掩膜，去除該第二淺溝道隔離區域內的氧化物而僅留下數淺溝道，隨後移除該第一圖案化光阻層；在該第一淺溝道隔離區域上依序形成柵極結構、源/漏極區域半導體基本組件，且在形成柵極結構的同時，亦在該第二淺溝道隔離區域上形成一多晶矽層，以作為下電極層；在該半導體基底上依序形成一介電層及一上電極層；形成一第二圖案化光阻層於該半導體基底上，以覆蓋該第二淺溝道隔離區域，並露出該第一淺溝道隔離區域上的組件；及以該第二圖案化光阻層為掩膜，去除露出的該上電極層，使位於該溝道中的該上電極層、介電層及多晶矽層形成一溝道式電容器。
2.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，在該半導體基底中形成該半導體基本組件的方法還包括下列步驟在該半導體基底上形成一柵極結構，包含一柵極氧化層及其上方的多晶矽層；以該柵極結構為掩膜，進行一低濃度的離子注入，在該半導體基底內形成輕摻雜源/漏極區域；在該柵極結構側壁形成有柵極間隙壁；進行高溫活化處理；以該柵極結構與柵極間隙壁為掩膜，對該半導體基底進行一高濃度離子注入，以形成重摻雜源/漏極區域；及對該進行半導體基底進行熱回火處理。
3.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，在該第二淺溝道隔離區域內的氧化物系包含有一介電氧化層及一襯氧化層。
4.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，用溼蝕刻方式去除該第二淺溝道隔離區域內的氧化物。
5.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，該介電層的材質為氧化矽、氧化矽、氮化矽、氧化鉭或其它介電質材料。
6.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，該上電極層的材質為多晶矽、氮化鈦、矽化鎢、鋁、銅、鎢或其它導電材質。
7.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，去除該上電極層是用幹蝕刻方式完成的。
8.如權利要求1所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，在去除露出的該上電極層的步驟後，更可移除露出的該介電層。
9.如權利要求8所述的混合式集成電路的溝道式電容器的製造方法，其特徵在於，去除該介電層是用幹蝕刻方式完成的。
全文摘要
本發明系揭示一種混合式集成電路的溝道式電容器的製造方法，其系在一半導體基底上形成用以隔絕主/被動組件的淺溝道隔離區域時，在預留的複數個淺溝道中依序形成下層電極的多晶矽層、介電層及上電極層，使其結合在一起而製作出溝道式電容器結構。本發明利用製程簡單的溝道式電容器取代常用的立體結構電容器，以便在不影響後續製程的前提下，有效增加電容器的表面積並提高其電容量。
文檔編號H01L21/70GK1549333SQ0312882
公開日2004年11月24日 申請日期2003年5月23日 優先權日2003年5月23日
發明者高榮正 申請人:上海宏力半導體製造有限公司