快閃記憶體的製作方法

2023-07-20 14:12:26 1

專利名稱：快閃記憶體的製作方法
技術領域：
本發明涉及一種存儲器，特別是一種NAND型快閃記憶體的布局及結 構，可提升存儲器的集成度。
背景技術：
近年來，隨著可攜式電子產品的需求增加，快閃記憶體或可電子抹除可 糹扁石馬"i賣存j諸器(electrically erasable programmable read-only memory,以、下f苟 稱為EEPROM)的技術以及市場應用也日益成熟擴大。這些可攜式電子產品 包括有數字相機的底片、手機、遊戲機(video game apparatus)、個人數字助 理(personal digital assistant, PDA)的存儲器、電話答錄裝置以及可編程IC等
快閃記憶體為一種非易失性存儲器(non-volatile memory),其運作原理乃 通過改變電晶體或存儲單元的閾值電壓(threshold voltage)來控制相對應柵極 溝道的開啟或關閉以達到記憶數據的目的，使儲存在存儲器中的數據不會因 電源中斷而消失。
一般而言，快閃記憶體可區分為NOR型及NAND型兩種架構，其中 NOR型快閃記憶體讀取快速，適合用在以編程轉換為主的編程碼快快閃記憶體儲 器(codeflash)產品，而NAND型快閃記憶體密度較高，適合用在以存取數據 為主的數據快快閃記憶體4渚器(data flash)。
隨著電子產品日漸縮小，快閃記憶體的集成度也必須隨之提升，因此， 本發明提供一種快閃記憶體的布局和結構，可提升快閃記憶體，其利用特殊 設計的選擇柵極的導線布局，可以使快閃記憶體的體積更加縮小。

發明內容
本發明提供一種可提升元件集成度的快閃記憶體的布局，包含基底、第 一有源區域，位於基底內，其中第一有源區域上依序設有第一存儲器單元串、 第一選擇柵極電晶體以及第二選擇柵極電晶體在同一行上，其中，第一選擇
柵極電晶體包含第一柵極溝道，第二選擇柵極電晶體包含第二柵極溝道，此 快閃記憶體的布局另包含第二有源區域，位於基底內，其中第二有源區域上 依序設有第二存儲器單元串、第三選擇柵極電晶體以及第四選擇柵極電晶體 在同一行上，其中，該第三選擇柵極電晶體包含第三柵極溝道，第四選擇柵 極電晶體包含第四柵極溝道，其中，第一選擇柵極電晶體和第三選擇4冊極晶 體管排列在同 一列上且4皮此電連接，而第二選擇柵極電晶體和第四選擇柵極 電晶體排列在同一列上且彼此電連接，其中，第一柵極溝道的長度等於第三 柵極溝道的長度、第二柵極溝道的長度等於第四柵極溝道的長度，且第一柵 極溝道的長度和第二溝道柵極的長度不相等。
提升，並且可增進光學投射校正技術(Optical proximity correction, OPC)的效


圖1繪示本發明NAND型快閃記憶體的布局圖。
圖2a所繪示的本發明的NAND型快閃記憶體沿有源區域54所視的剖
面示意圖。
圖2b所繪示的為本發明的NAND型快閃記憶體沿有源區域68所視的 剖面示意圖。
圖2c所繪示的為本發明的NAND型快閃記憶體沿有源區域80所視的 剖面示意圖。
圖2d所繪示的本發明的NAND型快閃記憶體沿有源區域92的所視的 剖面示意圖。
圖3至圖8,其分別繪示本發明NAND型快閃記憶體的操作方式。 附圖標記說明
50NAND型快閃記體 52基底
54、 66、 78、 90有源區域 56、 68、 80、 92存儲器單元串
58、 60、 62、 64選擇柵極電晶體 70、 72、 74、 76選擇柵極電晶體 82、 84、 86、 88選擇柵極電晶體 94、 96、 98、 100選擇柵極電晶體 102、 104、 106、 108 4冊極導線 110、 112位接觸墊
114、 116、 118、 120 雙位儲存電晶體單元
122、 124、 126、 128 雙位儲存電晶體單元
具體實施例方式
本發明'NAND型快閃記憶體為一種雙選擇柵極電晶體(duel SG)的存儲 器架構，意即，在各個存儲器單元串的兩端均設有兩個串聯的選擇柵極晶體 管。此外，在各個存儲器單元串內的每一個存儲器電晶體均為雙位儲存電晶體。
請參考圖1,圖1為本發明NAND型快閃記憶體的布局示意圖。如圖1 所示，NAND型快閃記憶體50包含基底52、有源區域54、 66、 78、 90, 位於基底52內，其中有源區域54上依序設有在同一行(row)上的選擇柵極晶 體管58、 60、存儲器單元串56以及選擇柵極電晶體62、 64。
其中，選擇柵極電晶體58、 60位在存儲器單元串56的一端，選擇柵極 電晶體62、 64位在存儲器單元串56的另一端，選擇柵極電晶體58、 64各 具有相同的柵極溝道長度Lp選擇柵極電晶體60、 62各具有相同的柵極溝 道長度L2。
在有源區域66上依序設有在同一行上的選擇柵極電晶體70、 72、存儲 器單元串68以及選擇柵極電晶體74、 76,其中選4奪柵極電晶體70、 72位在 存儲器單元串66的一端；選擇柵極電晶體74、 76位在存儲器單元串66的
其中，選擇柵極電晶體72、 76各具有相同的柵極溝道長度Lp選擇柵 極70、 74各具有相同的柵極溝道長度L2。
在有源區域78上依序設有在同一行上的選擇柵極電晶體82、 84、存儲 器單元串80以及選擇柵極電晶體86、 88。其中選擇柵極電晶體58、 64，選 擇柵極電晶體72、 76以及選擇柵極電晶體84、 86各具有相同的柵極溝道長 度L,;選擇柵極電晶體60、 62,選擇柵極70、 74以及選擇柵極電晶體82、 88各具有相同的柵極溝道長度L2。
另外，有源區域90上依序設有在同一行上的選擇柵極電晶體94、 96， 存儲器單元串92以及選4奪柵極電晶體98、 100。其中選4奪柵極電晶體58、 64，選擇柵極電晶體72、 76,選擇柵極電晶體84、 86以及選4奪柵極電晶體 94、 98各具有相同的柵極溝道長度LG選擇柵極電晶體60、 62，選擇柵極 70、 74,選擇柵極電晶體82、 88以及選擇柵極96、 IOO各具有相同的柵極
溝道長度L2。
以上所述的柵極溝道長度"小於柵極溝道長度L2,更優選地，柵極溝 道長度I^小於二分之一柵極溝道長度L2。此外，柵極溝道長度"在操作的
時候永遠處於耗盡模式(depletion mode),意即，分別對應柵極溝道長度 的選擇柵極電晶體58、 64、 72、 76、 84、 86、 94、 98,在操作時，永遠處於 開啟狀態。
在NAND型快閃記憶體50中，在同一列上的選擇柵極電晶體58、 70、 82、 94依序以柵極導線102電連接。由於選擇柵極電晶體58、 70、 82、 94 的柵極溝道僅有兩種不同長度(L,、 L2)，因此，柵極導線102規則地呈現鋸 齒狀，此為本發明的重要特徵。
同樣地，在同一列上的選4奪柵極電晶體60、 72、 84、 96依序以4冊極導 線104電連接、選4爭柵極電晶體62、 74、 86、 98依序以柵極導線106電連 接、選擇柵極電晶體64、 76、 88、 100依序以柵極導線108電連接，柵極導 線104、 106、 108亦皆呈現鋸齒狀。
此外，在柵極導線102、 108的一側分別有數個位^接觸墊110、 112，用 來傳送位線電壓信號。
利用本發明的鋸齒狀結構可以使元件集成度提升，例如，選擇柵極晶體 管58的柵極溝道長度加上選擇柵極電晶體60的柵極溝道長度的總和，可縮 小到0.4)im,因此柵極導線所佔的空間較已知技術的柵極導線所佔的空間為 小。
本發明另一重要特徵為位於同一列上的相鄰的兩個選擇柵極電晶體具 有相同的柵極溝道長度，例如，選擇柵極電晶體70、 82具有相同的柵極溝 道長度(L2)，選擇柵極電晶體72、 84具有相同的柵極溝道長度(LO，如此一 來，在提升元件集成度的同時，亦可增進光學投射校正技術(Optical proximity correction, OPC)的效率。
請參考圖2a，其繪示的是本發明的NAND型快閃記憶體沿著圖1中的 有源區域54所^L的剖面示意圖。
如圖2a所示，快閃記憶體50包含有基底52、存儲器單元串56,設於 基底52上、具有柵極溝道長度L2的選擇柵極電晶體60、具有柵極溝道長度 L,的選擇柵極電晶體58、具有柵極溝道長度L2的選擇柵極電晶體62以及具 有4冊極溝道長度L,的選褲r柵極電晶體64。
其中，選擇柵極電晶體60直接串聯存儲器單元串56的一端，選擇柵極 電晶體58直接串聯選擇柵極電晶體60;選擇柵極電晶體62直接串聯存儲器 單元串56的另 一端，選擇柵極電晶體64直接串聯選擇柵極電晶體62。
此外，上述的存儲器單元串56包含多個雙位儲存電晶體單元，例如， 雙位儲存電晶體單元114、 116，其中存儲器單元串56所包含的雙位儲存晶 體管單元數量可以為16個或是32個，且為PMOS電晶體。
在本發明的優選實施例中，柵極溝道長度小於柵極溝道長度L2,較
佳者，柵極溝道長度"小於二分之一的柵極溝道長度L2。此外，在操作時，
柵極溝道長度L,永遠處於耗盡模式(depletion mode),意即，分別對應柵極溝 道長度Li的選擇柵極電晶體58、 64,在操作時，永遠處於開啟狀態。
圖2b所繪示的為本發明NAND型快閃記憶體沿著圖1中的有源區域66 所視的剖面示意圖。快閃記憶體50包含有基底52、存儲器單元串68，設於 基底52上、具有柵極溝道長度I^的選擇柵極電晶體72、具有柵極溝道長度 L2的選擇柵極電晶體70、具有柵極溝道長度L2的選褲4冊極電晶體74、具有 柵極溝道長度I^的選擇柵極電晶體76。其中，選擇柵極電晶體72直接串聯 存儲器單元串68的一端，選擇柵極電晶體70直接串聯選擇柵極電晶體72;， 選擇柵極電晶體74直接串聯存儲器單元串68的另一端，選擇柵極電晶體76 直接串聯選擇柵極電晶體74。其中存儲器單元串68所包含的雙位儲存晶體 管單元118、 120數量可以為16個或是32個，且為PMOS電晶體。
在本發明的優選實施例中，柵極溝道長度"小於柵極溝道長度L2，較 佳者，柵極溝道長度Li小於二分之一的柵極溝道長度L2。此外，在操作時， 柵極溝道長度I^永遠處於耗盡模式，意即，分別對應柵極溝道長度L,的選 擇柵極電晶體72、 76，在操作時，永遠處於開啟狀態。
圖2c所繪示的為本發明NAND型快閃記憶體沿著圖1中的有源區域78 所視的剖面示意圖。快閃記憶體50包含有基底52、存儲器單元串80，設於 基底52上、具有柵極溝道長度"的選擇柵極電晶體84、具有柵極溝道長度 L2的選擇柵極電晶體82、具有柵極溝道長度I^的選擇柵極電晶體86、具有 柵極溝道長度L2的選擇柵極電晶體88。其中存儲器單元串80所包含的雙位 儲存電晶體單元122、 124數量可以為16個或是32個，且為PMOS電晶體。 其中，選擇柵極電晶體84直接串聯存儲器單元串80的一端，選擇柵極晶體 管82直接串聯選擇柵極電晶體84;選擇柵極電晶體86直接串聯存儲器單元 串80的另一端，選擇柵極電晶體88直接串聯選擇柵極電晶體86。在本發明 的優選實施例中，柵極溝道長度Li小於柵極溝道長度L2,較佳者，柵極溝
道長度L,小於二分之一的柵極溝道長度L2。此外，在操作時，柵極溝道長
度Li永遠處於耗盡模式，意即，分別對應柵極溝道長度I^的選擇柵極晶體 管84、 86，在操作時，永遠處於開啟狀態。
圖2d所繪示的為本發明NAND型快閃記憶體沿著圖1中的有源區域92 所視的剖面示意圖。快閃記憶體50包含有基底52、存儲器單元串92，設於 基底52上、具有柵極溝道長度L2的選擇柵極電晶體96、具有柵極溝道長度 L,的選4奪柵極電晶體94、具有柵極溝道長度I^的選4奪柵極電晶體98、具有 柵極溝道長度L2的選擇柵極電晶體100。其中，選擇柵極電晶體96直接串 聯存儲器單元串92的一端，選擇柵極電晶體94直接串聯選擇柵極電晶體96, 選擇柵極電晶體98直接串聯存儲器單元串92的另一端，選擇柵極電晶體100 直接串聯選擇柵極電晶體98。其中存儲器單元串92所包含的雙位儲存晶體 管單元126、 128數量可以為16個或是32個，且為PMOS電晶體。在本發 明的優選實施例中，柵極溝道長度L!小於柵極溝道長度L2，較佳者，柵極 溝道長度L，小於二分之一的柵極溝道長度L2。此外，在操作時，柵極溝道 長度L,永遠處於耗盡模式，意即，分別對應柵極溝道長度Li的選擇柵極晶 體管94、 96，在操作時，永遠處於開啟狀態。
請參閱圖3至圖8，其分別繪示本發明NAND型快閃記憶體50的操作 方式。
如圖3所示，其繪示讀取(read)存儲器單元串56的操作方式。
首先，在存儲器單元串56、 68、 80、 92上施加電壓1伏特，在位接觸 墊110上施加電壓0伏特，在位接觸墊112上施加電壓-2.5伏特，在基底 52上施加電壓0伏特(圖未示)，並且使柵極導線102、 108呈現關閉狀態， 以及使4冊極導線104、 106呈現開啟狀態。
值得注意的是，如上述選4奪柵極電晶體58、 64、 72、 76、 84、 86、 94、 98,在操作時，因為是在耗盡模式下，所以永遠處於開啟狀態，因此柵極導 線102、 104、 106、 108的開啟和關閉只影響到選4奪柵極電晶體60、 62、 70、 74、 82、 88、 96、 IOO的開啟和關閉。
圖3中所繪示圓圈符號的選擇柵極電晶體為開啟，繪示叉符號的選擇柵 極電晶體為關閉，如此一來，即可讀取存儲器單元串56其中一個位所儲存 的數據。
以下圖4至圖8中所繪示圓圈符號的選擇柵極電晶體皆為開啟，繪示叉 符號的選擇柵極電晶體皆為關閉。
如圖4所示，其繪示讀取存儲器單元串68的操作方式，同樣地，在存 儲器單元串56、 68、 80、 92上施加電壓1伏特，在位接觸墊110上施加電 壓0伏特，在位接觸墊112上施加電壓-2.5伏特，在基底52上施加電壓0 伏特(圖未示)，與圖3不同的是，本實施例使柵極導線104、 108呈現關閉狀 態，以及使柵極導線102、 106呈現開啟狀態，如此一來，即可讀取存儲器 單元串68其中一個位所儲存的數據。
如圖5所示，其繪示讀取存儲器單元串80的操作方式，同樣地，在存 儲器單元串56、 68、 80、 92上施加電壓1伏特，在位接觸墊110上施加電 壓0伏特，在位接觸墊112上施加電壓-2.5伏特，在基底52上施加電壓0 伏特(圖未示)，本實施例使柵極導線104、 106呈現關閉狀態，以及使4冊極導 線102、 108呈現開啟狀態，如此一來，即可讀取存儲器單元串80其中一個 位所儲存的數據。
如圖6所示，其繪示讀取存儲器單元串92的操作方式，同樣地，在存 儲器單元串56、 68、 80、 92上施加電壓1伏特，在位接觸墊110上施加電 壓0伏特，在位接觸墊112上施加電壓-2.5伏特，在基底52上施加電壓0 伏特(圖未示)，本實施例使柵極導線102、 106呈現關閉狀態，以及使柵極導 線104、 108呈現開啟狀態，如此一來，即可讀取存儲器單元串92其中一個 位所儲存的數據。
如圖7所示，其繪示寫入(program)存儲器單元串56的操:作方式，在存 儲器單元串56、 68、 80、 92上施加電壓6伏特，在位接觸墊110上施加電 壓0伏特，在位接觸墊112上施加電壓-3伏特，在基底52上施加電壓0 伏特(圖未示)，並且使柵極導線102、 108呈現關閉狀態，以及使柵極導線 104、 106呈現開啟狀態，如此一來，即可將數據寫入存儲器單元串56。
如圖8所示，其繪示區塊抹除(block erase)存儲器單元串56、 68、 80、 92的操作方式，在存儲器單元串56、 68、 80、 92上施加電壓-7伏特，在 位接觸墊110上施加電壓8伏特，在位接觸墊112上施加電壓8伏特，在基 底52上施加電壓8伏特(圖未示)，本實施例使柵極導線102、 104、 106、 108 皆呈現開啟狀態，如此一來，即可抹除存儲器單元串56、 68、 80、 92等該 區塊之中所儲存的數據。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變 化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1. 一種快閃記憶體，包含:基底；存儲器單元串，設於該基底上；第一選擇柵極電晶體，包含第一柵極溝道，該第一選擇柵極電晶體設於該存儲器單元串的一側；以及第二選擇柵極電晶體，包含第二柵極溝道，該第二選擇柵極電晶體，相對於該存儲器單元串，設於該第一選擇柵極電晶體的另一側，並直接與該第一選擇柵極電晶體串接，其中該第一柵極溝道與該第二柵極溝道分別具有不同的溝道長度，使得該第一選擇柵極電晶體以及該第二選擇柵極電晶體之一永遠處於開啟狀態。
2. 如權利要求1所述的快閃記憶體，其中該第一柵極溝道的長度小於該 第二柵極溝道的長度。
3. 如權利要求1所述的快閃記憶體，其中該存儲器單元串包含多個雙位 儲存電晶體單元。
4. 如權利要求1所述的快閃記憶體，另包含位接觸墊，位於該第二選擇 柵極電晶體的一側。
5. —種快閃記憶體，包含 基底；第一有源區域，位於該基底內，其中該第一有源區域上依序設有在同一 行上的第一存儲器單元串、第一選擇柵極電晶體以及第二選擇柵極電晶體， 其中，該第一選擇柵極電晶體包含第一柵極溝道，該第二選擇柵極電晶體包 含第二柵極溝道；以及第二有源區域，位於該基底內，其中該第二有源區域上依序設有在同一 行上的第二存儲器單元串、第三選擇柵極電晶體以及第四選擇柵極電晶體在 同一行上，其中，該第三選擇柵極電晶體包含第三柵極溝道，該第四選擇柵 極電晶體包含第四4冊極溝道；其中，該第一選擇柵極電晶體和該第三選擇柵極電晶體排列在同一列 上，而該第二選擇柵極電晶體和該第四選擇柵極電晶體排列在同一列上，其 中，該第一柵極溝道的長度等於該第三柵極溝道的長度、該第二柵極溝道的長度等於該第四柵極溝道的長度，且該第 一柵極溝道的長度和該第二溝道柵 極的長度不相等。
6.如權利要求5所述的快閃記憶體，其中該第一柵極溝道的長度小於該 第二柵極溝道的長度。
7.如權利要求5所述的快閃記憶體，其中該第一存儲器單元串包含多個 第 一雙位儲存電晶體單元。
8.如權利要求5所述的快閃記憶體，其中該第二存儲器單元串包含多個 第二雙位儲存電晶體單元。
9. 如權利要求5所述的快閃記憶體，其中該第一選褲4冊極電晶體緊鄰該 第三選擇柵極電晶體。
10. 如權利要求5所述的快閃記憶體，其中該第二選擇柵極電晶體緊鄰 該第四選擇柵極電晶體。
全文摘要
本發明提供一種快閃記憶體的布局和結構，其特徵為位於存儲器單元串的二側的柵極導線呈規則的鋸齒狀，其中柵極導線是作為電連接同一行上的選擇柵極電晶體的選擇柵極，其排列呈鋸齒狀可以使元件集成度提升，並使選擇柵極電晶體具有不同的柵極長度，如此在存儲器單元串的一側，構成至少一選擇柵極溝道為開啟狀態的耗盡元件。
文檔編號H01L27/115GK101383352SQ20071014904
公開日2009年3月11日 申請日期2007年9月7日 優先權日2007年9月7日
發明者蕭清南, 黃仲麟, 黃信斌 申請人:南亞科技股份有限公司