數據保持電路的製作方法
2023-07-08 10:45:41
專利名稱：數據保持電路的製作方法
技術領域：
本發明涉及鎖存電路之類的數據保持電路。更具體地，本發明涉及減少出現由於阿爾法射線、中子等等造成的軟差錯的數據保持電路。
圖1示出了臨界電荷量值與按照0.35μm工藝製造並且工作在3.3V上的鎖存電路中阿爾法射線和中子造成的軟差錯率之間的關係。軟差錯率被表示成1FIT＝1差錯/109器件·次。如圖所示，當臨界電荷量值等於或小於75fC時，阿爾法射線造成的軟差錯的出現頻率較高，當臨界電荷量值等於或大於75fC時，中子造成的軟差錯的出現頻率較高。按照0.35μm工藝製造並且工作在3.3V上的鎖存電路的臨界電荷量值接近150fC，因此該電路中中子造成的軟差錯的問題更加嚴重。在太空設備或飛機中使用的設備具有這樣的問題，例如飛機中起搏器的故障率提高。顯然，放射線造成的軟差錯的出現頻率在使用於地面的半導體器件也會提高，並且在半導體器件結構越來越精細的情況下其影響是不能忽視的。此外，中子和阿爾法射線均會產生軟差錯問題。基於上述事實，在半導體器件的各個應用領域均需要應對軟差錯的對策。
儘管通過提供冗餘位可以檢測和校正存儲器中出現的軟差錯，然而在邏輯電路中也需要應對軟差錯的對策。在邏輯電路中，當其中發生軟差錯時，諸如鎖存電路的數據保持電路受到的影響最大。即使例如組合邏輯電路中的數據被暫時翻轉，該數據仍然會返回到初始狀態，只要前面級段上的數據沒有被翻轉，因此可以限制影響範圍，但是如果保持的數據被翻轉和保持，因此傳送的是被翻轉的數據，並且產生了廣泛的影響。因此，在數據保持電路中尤其需要應對軟差錯的對策，本發明涉及數據保持電路中應對軟差錯的對策。
圖2A和圖2B圖解了軟差錯的出現機制。如圖2A所示，電晶體包括柵極G、源極S和漏極D，在柵極下面的源極和漏極之間形成溝道，並且在源極和漏極周圍形式耗盡層E。當諸如阿爾法射線和中子的粒子進入電晶體的漏極區時，粒子與原子核的碰撞在粒子的軌跡上產生許多空穴-電子對。此時，空穴-電子對使耗盡層的形狀擴大。這個區域被稱作漏鬥區F。
在耗盡層和漏鬥區中，電子和空穴如圖2B所示發生漂移移動。由於高速漂移移動，一組產生的電荷沿著漏極方向快速移動。在耗盡層和漏鬥區之外的區域產生的電子和空穴通過擴散發生移動，但是擴散移動的速度低於漂移移動，因此幾乎所有的空穴-電子對通過彼此湮滅以成對湮滅的方式消失，但是部分流入耗盡層和漏鬥區，並且沿著漏極方向漂移移動。
在NMOS和PMOS中，電子的移動方向不同於空穴的移動方向，即在NMOS中電子流入漏極結點，而在PMOS中空穴流入漏極結點。此時，當流入漏極結點的電荷量大於結點的臨界電荷量時，出現電晶體保持的數據被翻轉的現象，該現象被稱作軟差錯。在MOS電晶體中，軟差錯的發生特徵是根據其結構，在NMOS中從高邏輯電平(數據1)翻轉到低邏輯電平(數據0)，在PMOS中從低邏輯電平(數據0)翻轉到高邏輯電平(數據1)。
作為應對數據保持電路中軟差錯的對策的例子，K.Joe Hass，Jody W.Gamp les″Mitigating Single Event Upsets From Combinational Logic″7th NASA Symposium on VLSI Design 1998公開了圖3所示的電路，而美國專利6,026,011公開了圖4所示的電路。各個電路均具有這樣的結構，其中保持鎖存數據的結點被分成僅由NMOS組成的一個部分和僅由PMOS組成的另一個部分，每個部分均具有相同的數據並且彼此校正所保持的數據，所考慮的特徵只包括NMOS中出現的從1到0的差錯和PMOS中出現的從0到1的差錯。由於均具有相同的數據，只在其中的一個上發生軟差錯，並且此時另一個上不會出現差錯，因此根據沒有發生差錯的部分中的數據校正發生差錯的部分中的數據。
具體地，在圖3的電路中，當輸入數據D為0時，接受的數據PP和NN也是0，QP和QN變成1，並且輸出Q變成0。在這種情況下，在PMOS組成的數據保持部分中保持的PP可能出現從0改變成1的軟差錯，在NMOS組成的數據保持部分中保持的QN可能出現從1改變成0的軟差錯，但是NN和QP不可能翻轉。當QN從1改變成0時，由於QP為1，輸出部分的NMOS電晶體關閉，而輸出部分的PMOS電晶體也關閉，並且輸出Q進入浮動狀態，但是由於存在寄生電容，數據不發生翻轉。接著QN因NN和QP返回到初始數據1，因此返回正常狀態。PP也因NN和QP被返回到初始數據0。當輸入數據D為1時，可能在NN和QP中出現軟差錯，但是由於PP和QN中沒有出現軟差錯，所以通過類似方式返回初始階段。
在圖4的電路中，數據PP和NN與輸入數據D相同，並且由於數據PP和NN被分別保持在PMOS組成的數據保持部分和NMOS組成的數據保持部分中，只會在其中的一個部分中發生軟差錯，由於它們可以彼此校正，因此可以使其返回到初始狀態。另一方面，由於2個反相器的輸出，輸出數據保持部分中數據HLD改變的可能性極低，其數據為數據PP和NN的柵極輸入被共同連接，並且在一個輸出因軟差錯而暫時改變的情況下，另一個輸出保持正確。
在圖3和圖4的電路中，當導致軟差錯的電荷量較小並且通過校正使軟差錯造成的數據翻轉迅速返回到初始狀態時，可以保持正確的狀態，但是如果數據翻轉狀態持續較長時間，則翻轉數據傳送到所有電路，結果保持的數據被完全翻轉。在這種情況下，保持的是翻轉數據。實際使用中數據翻轉狀態不太可能持續較長時間以致保持的數據被完全翻轉，並且實際上不會帶來任何問題。然而由於半導體器件越來越精細，導致電容分量和電壓越來越低，臨界電荷量下降，軟差錯導致的數據翻轉狀態的持續時間越來越長，因此存在即使使用圖3和圖4的電路也不能充分防止軟差錯出現的可能性。
在圖3和圖4的電路結構中，連接NMOS側的結點和PMOS側的結點以便彼此反饋，因此出現操作速度較慢的問題。此外，出現了另一個問題，即由於使用許多電晶體，結構變得複雜並且電路尺寸越來越大。
要求半導體器件的電路集成度更加密集，速度更快，並且功耗更低，對諸如鎖存器的數據保持電路有相同的要求。因此提出了將脈衝鎖存器用作圖5所示的結構中的觸發器的思路。然而這種鎖存器動態保持數據，因此非常容易出現軟差錯。因此要求圖5所示的數據保持電路提高對軟差錯的抵抗能力。
為了實現上述目的，在基於本發明第一方面的數據保持電路中，當在輸出數據中出現軟差錯時，通過上拉路徑或下拉路徑校正軟差錯，並且當在上拉路徑或下拉路徑的數據中出現差錯時，關閉校正功能，使得輸出數據不受影響，同時防止上拉路徑中的差錯數據和下拉路徑中的差錯數據彼此影響。
換言之，基於本發明第一方面的數據保持電路包括保持輸出數據的數據保持部分、上拉路徑和下拉路徑，其中上拉路徑與時鐘同步地接受和保持輸入數據作為上拉控制信號，並且在上拉控制信號具有一個數值時上拉數據保持部分中保持的數據，而下拉路徑與時鐘同步地接受和保持輸入數據作為下拉控制信號，並且在下拉控制信號具有另一個數值時下拉數據保持部分中保持的數據，其特徵在於，配置上拉路徑，使得通過把上拉控制信號從所述另一個數值改變成所述一個數值的方式，保證不會發生軟差錯，上拉路徑和下拉路徑彼此獨立，上拉控制信號和下拉控制信號不彼此影響。
根據基於本發明第一方面的數據保持電路，當數據保持部分保持的數據中出現軟差錯時，使用上拉路徑或下拉路徑校正軟差錯。此外，當輸入數據具有一個數值時，只有上拉路徑中保持的上拉控制信號可能發生軟差錯，而下拉溝道中保持的下拉控制信號沒有出現軟差錯。此外，當輸入數據具有另一個數值時，只有下拉路徑中保持的下拉控制信號可能發生軟差錯，而下拉溝道中保持的上拉控制信號沒有出現軟差錯。因此，如果通過設計使得在輸入數據具有一個數值時上拉控制信號上拉數據保持部分中保持的數據，並且在輸入數據具有另一個數值時下拉控制信號下拉數據保持部分中保持的數據，則即使在輸入數據具有一個數值時軟差錯改變了上拉控制信號，也只是終止上拉操作，並且由於下拉控制信號不改變，保持部分中的數據不被下拉，因此數據保持部分中的數據不改變。類似地，如果當輸入數據具有另一個數值時軟差錯改變了下拉路徑中保持的下拉控制信號，則只終止下拉操作，並且由於上拉路徑中保持的上拉控制信號不改變，數據保持部分中的數據不被上拉並且數據保持部分中的數據不改變。通過這種方式，即使上拉控制信號或下拉控制信號因軟差錯而改變，保持部分中的數據仍然不改變，並且不傳播差錯的影響。
具體地，上拉路徑包括保持輸出數據的數據保持部分，第一門電路和具有第一極性的第一電晶體，其中第一門電路由與時鐘同步地接受和保持輸入數據作為上拉控制信號的第一極性電晶體組成，當上拉控制信號具有一個數值時，上拉控制信號被直接提供給第一電晶體的柵極並且第一電晶體上拉數據保持部分中保持的數據，而下拉路徑包括第二門電路和具有第二極性的第二電晶體，其中第二門電路由與時鐘同步地接受和保持輸入數據作為下拉控制信號的第二極性電晶體組成，當下拉控制信號具有另一個數值時，下拉控制信號被直接提供給第二電晶體的柵極並且第二電晶體下拉保持部分中保持的數據。
在這種數據保持電路中，當輸出數據中出現軟差錯時，通過第一門電路和第二門電路中保持的正確輸入數據校正軟差錯。在上拉路徑中的第一電晶體打開並且下拉路徑中的第二電晶體關閉的情況下，第一門電路中保持的上拉控制信號出現軟差錯，但是第二門電路中保持的下拉控制信號沒有出現軟差錯。如果第一門電路中保持的上拉控制信號數據出現軟差錯，則第一電晶體被關閉，但是第二電晶體保持關閉狀態，因此輸出數據不受影響。類似地，在第二門電路中保持的下拉控制信號數據出現軟差錯的情況下，第二電晶體被關閉，但是第一電晶體保持關閉狀態，因此輸出數據不受影響。
如果使本發明的數據保持電路對應於圖5示出的電路，則上述描述被修改如下。數據保持電路包括與時鐘同步地接受和保持輸入數據的輸入門電路和反相器，輸入門電路中保持的數據被提供給反相器，並且反相器由CMOS組成，其中輸入門電路被分成由第一極性電晶體組成的第一門電路和由第二極性電晶體組成的第二門電路，通過設計輸入門電路，使得第一門電路中保持的上拉控制信號被提供到反相器的第一極性電晶體的柵極，而第二門電路中保持的下拉控制信號被提供到反相器的第二極性電晶體的柵極。
在基於本發明第一方面的數據保持電路中，第一門電路和第二門電路在使其啟動的電晶體打開時接受輸入數據，並且動態保持接受的數據。因此，出現易受洩漏影響的問題。為了抑制洩漏，有一些對策，例如延長電晶體的柵極長度和使用具有高閾值電壓的電晶體，但是這些電晶體帶來了問題，即由於其操作速度較慢，使得整個鎖存器的速度被降低。
基於本發明第二方面的數據保持電路是高速型數據保持電路。除了傳統數據保持電路之外，基於第二方面的數據保持電路還包括上述上拉路徑和下拉路徑，所述傳統數據保持電路包括與時鐘同步地接受和保持輸入數據的輸入門電路，和由CMOS組成並且輸入門電路中保持的數據被提供到其柵極的反相器，所述數據保持電路的特徵在於，通過上拉路徑和下拉路徑校正數據保持電路中保持的數據。
在基於本發明第二方面的數據保持電路中，傳統數據保持電路使用高速電晶體，而上拉路徑和下拉路徑的第一門電路和第二門電路使用操作速度較慢但洩漏較低的電晶體。通過這種方式，由於傳統數據保持電路高速接受和輸出輸入數據，整個電路的操作速度很快。此外，由於上拉路徑和下拉路徑校正數據以便保持正常數據，即使在傳統數據保持電路的洩漏較大的情況下也不會丟失保持的數據。
存在其它各種應對洩漏的對策。一個對策是堆棧結構，其中在第一門電路和第二門電路的前級中增加門電路。
另一個對策是靜態類型，其中在下拉控制信號和數據保持部分中保持的數據，或者上拉控制信號和數據保持部分中保持的數據之間提供反饋結構，使得它們可以彼此校正。在這種情況下，上拉路徑和下拉路徑不彼此獨立，並且下拉控制信號和上拉控制信號彼此影響，但是如果在下拉控制信號或上拉控制信號中發生軟差錯，則重要的是防止另一個控制信號發生改變，使得差錯不會傳播。
因此，除了數據保持部分、上拉路徑和下拉路徑之外，基於本發明第三方面的數據保持電路包括根據下拉控制信號和數據保持部分中保持的數據控制上拉控制信號的上拉校正電路，和根據上拉控制信號和數據保持部分中保持的數據控制下拉控制信號的下拉校正電路，其中配置上拉校正電路，以便在下拉控制信號或數據保持部分中保持的數據中出現差錯時終止其控制，並且配置下拉校正電路，以便在上拉控制信號或數據保持部分中保持的數據中出現差錯時終止其控制。通過這種方式，靜態保持上拉控制信號和下拉控制信號，同時，即使其中一個出現差錯，此差錯也不會傳播到另一個或輸出數據。
如上所述，本發明的數據保持電路的結構比提供了圖3和圖4所示的應對軟差錯的對策的傳統數據保持電路更加簡單，並且該結構防止軟差錯影響電路的其它部分，因此本發明的電路具有抗軟差錯能力較高的特性。
本發明基於這樣的假定，即電路中多個部分同時發生軟差錯的概率非常小，並且根據軟差錯的發生概率，軟差錯不會同時在兩個或更多數據段中出現。實際上，可以認為單個中子或阿爾法射線同時進入保持數據的多個漏極的概率幾乎為零。然而由於中子產生的電荷量非常大，並且產生的電荷被收集在相互鄰近的電晶體的多個漏極上，在多段數據中可能出現軟差錯。如果出現這種情況，使用本發明不可能返回到正確狀態。然而通過設計布局使得保持可能同時出現軟差錯的數據的電晶體漏極被分隔在半導體基底上，能夠防止在多段數據中實際出現軟差錯。具體地，第一門電路的電晶體的位置儘可能遠離第二電晶體，第二門電路的電晶體的位置儘可能遠離第一電晶體。
眾所周知，通過順序連接2個鎖存器，向其中一個提供普通時鐘，並且向另一個提供反相時鐘，可以配置邊緣觸髮型觸發器。顯然，使用本發明的數據保持電路也可以實現邊緣觸髮型觸發器。
通過下面結合附圖進行的詳細描述可以更加清晰地理解本發明的特性和優點，其中圖1示出了中子和阿爾法射線造成的軟差錯率的例子。
圖2A和圖2B圖解了阿爾法射線和中子造成的軟差錯的出現機制。
圖3示出了傳統數據保持電路，其中為該電路提供了一種對策，使得即使出現軟差錯也能夠返回到初始狀態。
圖4示出了傳統數據保持電路，其中為該電路提供了一種對策，使得即使出現軟差錯也能夠返回到初始狀態。
圖5示出了使用脈衝鎖存器配置觸發器的數據保持電路。
圖6示出了基於本發明第一實施例的數據保持電路。
圖7示出了基於第一實施例的數據保持電路的布局。
圖8示出了基於本發明第二實施例的數據保持電路。
圖9A和圖9B圖解了第二實施例中數據保持電路的操作。
圖10圖解了第二實施例中數據保持電路的操作。
圖11圖解了第二實施例中數據保持電路的修改例子。
圖12圖解了第二實施例中數據保持電路的修改例子。
圖13圖解了第二實施例中數據保持電路的修改例子。
圖14圖解了基於本發明第三實施例的數據保持電路。
圖15圖解了基於本發明第四實施例的數據保持電路。
圖16圖解了第三實施例中數據保持電路的修改例子。
圖17圖解了基於本發明第五實施例的數據保持電路。
圖18圖解了第五實施例中數據保持電路的修改例子。
圖19圖解了第五實施例中數據保持電路的修改例子。
圖20圖解了第五實施例中數據保持電路的修改例子。
圖21圖解了第五實施例中數據保持電路的修改例子。
圖22圖解了第五實施例中數據保持電路的修改例子。
圖23圖解了第五實施例中數據保持電路的修改例子。
圖24圖解了第五實施例中數據保持電路的修改例子。
圖25示出了使用第一實施例中數據保持電路的邊緣觸髮型觸發器。
圖26示出了使用第二實施例中數據保持電路的邊緣觸髮型觸發器。
與圖5的電路相比較，圖5的前級中的反相器對應於由電晶體PTr2和NTr2構成的CMOS結構反相器，而後級中的反相器對應於Inv1。圖5中的傳輸門被分成p-溝道電晶體PTr1和n-溝道電晶體NTr1，通過PTr1接受的結點PHLD上的數據被提供到構成反相器的PTr2的柵極，而通過NTr1接受的結點NHLD上的數據被提供到NTr2的柵極。
在第一實施例的數據保持電路中，如果結點DHLD上要輸出的數據出現軟差錯，則根據PHLD或NHLD上沒有差錯的數據校正該數據。當輸入數據D為0，即PHLD和NHLD上的數據為0時，PTr2打開並且NTr2關閉。在這種情況下，PHLD上的數據可能出現軟差錯，但是NHLD上的數據沒有出現軟差錯。當PHLD上的數據出現軟差錯並且數值從0改變成1時，PTr2從打開狀態改變成關閉狀態。此時，NTr2關閉，而DHLD被切斷並且進入浮動狀態，但是寄生電容使得數據被保持並且不變。類似地，當輸入數據D為1，即PHLD和NHLD上的數據為1時，PTr2關閉並且NTr2打開。在這種情況下，NHLD上的數據可能出現軟差錯，但是PHLD上的數據沒有出現軟差錯。當NHLD上的數據出現軟差錯並且數值從1改變成0時，NTr2從打開狀態改變成關閉狀態。此時，PTr2關閉，而DHLD被切斷並且進入浮動狀態，但是寄生電容使得數據被保持並且不變。
根據軟差錯的發生概率，多個中子或阿爾法射線同時導致軟差錯的概率幾乎為零。
然而，由於中子產生的電荷量非常大並且產生的電荷被收集在電晶體的多個漏極中，多段數據中可能出現軟差錯。如果這種情況，本發明不能使該狀態返回到正確狀態。因此如圖7所示，當在基底上實現圖6中的數據保持電路時，在單元一側的附近提供產生PHLD和NHLD上的數據的PTr1和NTr1，在單元另一側附近提供產生DHLD和Q上的數據的PTr2、NTr2和Inv1，並且在它們之間提供諸如用於時鐘的反相器CKInv的器件，使得具有可能同時出現軟差錯的數據的電晶體漏極在半導體基底上被分隔開。如上所述，通過設計電路的布局使得具有可能同時出現軟差錯的數據的電晶體漏極儘可能彼此遠離，即使具有較大能量的中子的碰撞產生大量電荷，也可以防止不能校正的軟差錯同時出現。
通過這種方式，本發明的數據保持電路的結構與傳統結構相比非常簡單，但是即使出現軟差錯，也可以通過校正使最終輸出信號保持正確數值。
圖8示出了基於本發明第二實施例的數據保持電路的結構。除了第一實施例的數據保持電路之外，第二實施例中的數據保持電路還包括校正PHLD上的數據的上拉校正電路14和校正NHLD上的數據的下拉校正電路15。在上拉校正電路14中，p-溝道電晶體PTr3和PTr4被串聯在結點PHLD和電源(GND)的低電勢側之間，其中NHLD上的數據被提供給PTr3的柵極，而輸出Q被提供給PTr4的柵極。在下拉校正電路15中，n-溝道電晶體NTr3和NTr4被串聯在結點NHLD和電源的高電勢側之間，其中PHLD上的數據被提供給NTr3的柵極，而輸出Q被提供給NTr4的柵極。當PHLD和NHLD上的數據為0時，PTr3和PTr4被打開以便將結點PHLD保持在0電平上，因此洩漏不是問題。換言之，第二實施例中的數據保持電路是靜態類型的電路。
下面參照圖9A、圖9B和圖10描述當第二實施例中的數據保持電路出現軟差錯時的操作。圖9A示出了數值0被接受成輸入數據D的狀態。在接受輸入數據D之後，PTr1和NTr1被關閉，PHLD和NHLD上的數據變成0，PTr2被打開，並且DHLD上的數據變成1。NTr2被關閉。PTr3和PTr4被打開，NTr3和NTr4被關閉。
圖9B示出了一種情況，其中粒子進入NTr2的漏極附近，並且出現軟差錯，使得DHLD上的數據從1改變成0。這導致輸出Q從0改變成1，PTr4被關閉，而NTr4被打開。在此狀態下，NTr3仍然關閉，而NHLD上的數據保持為0。由於PTr4被關閉，PHLD上的數據停止下拉，但數據0仍然保持一段時間。PTr2保持打開，DHLD被上拉以返回到數據1，而Q也返回到0。因此，PTr4被打開，NTr4被關閉，並且圖9A中的狀態返回。通過這種方式，即使出現軟差錯，狀態仍然返回到正確狀態。
圖10示出了一種情況，其中粒子進入PTr1的漏極附近，並且出現軟差錯，使得PHLD上的數據從1改變成0。這導致PTr2從打開狀態改變成關閉狀態，但是NTr2保持關閉，而DHLD進入浮動狀態，但是數據在一段時間內保持1。在這段時間內，由於PTr3和PTr4保持打開，PHLD被下拉並且其數據變成0，接著PTr2被再次打開並且DHLD被上拉。
圖11-13圖解了第二實施例的修改例子。在圖11的電路中，DHLD而不是輸出Q上的數據被提供給上拉校正電路14和下拉校正電路15，提供NTr5而不是PTr4，提供PTr5而不是NTr4，並且DHLD上的數據被提供給每個柵極。由於操作非常類似於第二實施例中的電路的操作，其描述被省略。
在圖12中的電路中，p-溝道電晶體PTr6和n-溝道電晶體NTr4被串聯在結點PHLD和電源的高電壓勢之間，並且DHLD上的數據被提供給PTr6的柵極，而NHLD上的數據被提供給NTr7的柵極。此外，n-溝道電晶體NTr6和p-溝道電晶體PTr7被串聯在結點NHLD和電源的低電壓勢之間，並且DHLD上的數據被提供給NTr6的柵極，而PHLD上的數據被提供給PTr7的柵極。在圖8中的第二實施例的電路中，PHLD僅在低電勢側方向上被下拉，而NHLD僅在高電勢側方勢上被上拉，但是在圖12的修改例子中，PHLD也在高電勢側的方向上被上拉，NHLD也在低電勢側的方向上被下拉。通過這種方式，可以更加安全地保持PHLD和NHLD上的數據。由於操作非常類似於第二實施例中的電路的操作，其描述被省略。
圖13中的電路與圖11中的電路的不同之處在於，PHLD也可以在高電勢側的方向上被上拉，而NHLD也可以在低電勢側的方向上被下拉。
圖14示出了基於本發明第三實施例的數據保持電路。除圖6中的電路之外，第三實施例中的電路還包括校正DHLD上的數據的保持數據校正電路16。在保持數據校正電路16中，p-溝道電晶體PTr8和PTr9被串聯在結點DHLD和電源的高電勢側之間，n-溝道電晶體NTr8和NTr9被串聯在結點DHLD和電源的低電勢側之間，其中PTr9的柵極被連接到PHLD，NTr9的柵極被連接到NHLD，輸出Q被提供給PTr8和NTr8的柵極。換言之，第三實施例中的電路具有一種電路結構，其中通過輸出Q的反饋環路靜態保持DHLD上的數據。如果DHLD上的數據出現軟差錯，則切斷從Q到DHLD的反饋環路，並且可以防止軟差錯的傳播。
圖15示出了基於本發明第四實施例的數據保持電路。第四實施例中的電路與圖6中的電路的不同之處在於，在PTr1的前級提供p-溝道電晶體PTrLk，在NTr1的前級提供n-溝道電晶體NTrLK，其中/CK被提供給PTrLk的柵極，CK提供給NTrLK的柵極。在此電路中，PTr1和NTr1具有抑制洩漏的2級結構。
圖16示出了第三實施例中的數據保持電路，它是一個修改例子，其中提供PTrLk和NTrLK以便把數據輸入部分改變成2級結構。
圖17示出了基於本發明第五實施例的數據保持電路。除了傳統數據保持電路之外，第五實施例中的數據保持電路還包括圖6示出的上拉路徑12和下拉路徑13，所述傳統數據保持電路包括輸入數據D進入其中的反相器Inv0，輸出進入其中並且以與時鐘同步的方式接受該輸出的傳輸門，和輸出傳輸門保持的DHLD上的數據的反相器Inv1。傳輸門由p-溝道電晶體PTr0和n-溝道電晶體NTr0構成。
在第五實施例的數據保持電路中，由反相器Inv0、傳輸門和反相器Inv1構成的傳統數據保持電路使用電晶體，其中電晶體的洩漏可能較大，但是其操作速度較快。應當這樣選擇構成上拉路徑和下拉路徑的PTr1、PTr2、NTr1和NTr2，即其操作速度可以較慢，但其洩漏較小。結果，數據保持電路高速接受和輸出輸入數據，因此整個電路的操作速度很快。此外，上拉路徑和下拉路徑校正數據以便保持初始數據，因此即使在傳統數據保持電路的洩漏較大的情況下也不會丟失保持的數據。
圖18示出了第五實施例的修改例子，其中使用具有兩個功能的時鐘反相器Cinv0，而不是使用反相器Inv0和傳輸門。通過使用時鐘反相器Cinv0，減少了洩漏，但是出現難以降低電壓的問題。
圖19-圖24示出了電路例子，其中圖8、圖11到圖15示出的功能被分別增加到第五實施例的數據保持電路中。省略了詳細描述。
眾所周知，通過順序連接2個鎖存器，向其中一個提供普通時鐘，並且向另一個提供反相時鐘，可以配置邊緣觸髮型觸發器。通過將本發明的數據保持電路用作鎖存器，可以實現邊緣觸髮型觸發器。
圖25示出了串聯第一實施例中的2個數據保持電路的邊緣觸髮型觸發器，而圖26示出了串聯第二實施例中的2個數據保持電路的邊緣觸髮型觸發器。前級中主數據保持電路的電晶體被表示成M加初始名稱，而後級中從數據保持電路的電晶體被表示成S加初始名稱。在兩種情況下，在前級的主數據保持電路中，當時鐘CK為0時接受輸入數據D(低電勢側電平)，在後級的從數據保持電路中，當時鐘CK為1時接受前級中主數據保持電路的輸出(高電勢側電平)。
如上所述，根據本發明，可以提供一種數據保持電路，其中可以保持最終輸出信號，使得即使出現軟差錯也可以具有正確數值，其結構簡單，並且操作速度很快。本發明的數據保持電路是基本電路元件，並且可被用於各種電路，例如邊緣觸髮型觸發器，其中可以防止這些電路中軟差錯的影響的傳播，並且可以避免誤操作。
權利要求
1.一種數據保持電路，包括保持輸出數據的數據保持部分；與時鐘同步地接受和保持輸入數據作為上拉控制信號，並且在上拉控制信號是一個數值時上拉數據保持部分中保持的數據的上拉路徑；和與時鐘同步地接受和保持輸入數據作為下拉控制信號，並且在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據的下拉路徑，其中配置上拉路徑，使得不出現上拉控制信號從另一個數值改變成一個數值的差錯，配置下拉路徑，使得不出現下拉控制信號從一個數值改變成另一個數值的差錯，上拉路徑和下拉路徑彼此獨立並且上拉控制信號和下拉控制信號不彼此影響。
2.如權利要求1所述的數據保持電路，其中上拉路徑包括第一門電路和具有第一極性的第一電晶體，第一門電路由與時鐘同步地接受和保持輸入數據作為上拉控制信號的第一極性電晶體組成，而上拉控制信號被直接提供給第一電晶體的柵極並且第一電晶體在上拉控制信號是一個數值時上拉數據保持部分中保持的數據，下拉路徑包括第二門電路和具有第二極性的第二電晶體，第二門電路由與時鐘同步地接受和保持輸入數據作為下拉控制信號的第二極性電晶體組成，而下拉控制信號被直接提供給第二電晶體的柵極並且第二電晶體在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據。
3.如權利要求2所述的數據保持電路，其中還提供保持數據校正電路，所述保持數據校正電路根據輸出數據、上拉控制信號和下拉控制信號控制數據保持部分中保持的數據。
4.如權利要求2所述的數據保持電路，其中上拉路徑包括第一附加門電路，第一附加門電路排列在第一門電路的前級並且由與時鐘同步地接受輸入數據的第一極性電晶體組成，下拉路徑包括第二附加門電路，第二附加門電路排列在第二門電路的前級並且由與時鐘同步地接受輸入數據的第二極性電晶體組成。
5.如權利要求2所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
6.如權利要求3所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
7.如權利要求4所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
8.一種數據保持電路，包括與時鐘同步地接受和保持輸入數據並且輸出保持數據的數據保持部分，與時鐘同步地接受和保持輸入數據作為上拉控制信號，並且在上拉控制信號是一個數值時上拉數據保持部分中保持的數據的第一校正電路，和與時鐘同步地接受和保持輸入數據作為下拉控制信號，並且在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據的第二校正電路，其中配置第一校正電路，使得不出現上拉控制信號從另一個數值改變成一個數值的差錯，配置第二校正電路，使得不出現下拉控制信號從一個數值改變成另一個數值的差錯，第一校正電路和第二校正電路彼此獨立並且上拉控制信號和下拉控制信號不彼此影響。
9.如權利要求8所述的數據保持電路，其中第一校正電路包括第一門電路和具有第一極性的第一電晶體，第一門電路由與時鐘同步地接受和保持輸入數據作為上拉控制信號的第一極性電晶體組成，而上拉控制信號被直接提供給第一電晶體的柵極並且第一電晶體在上拉控制信號是一個數值時上拉數據保持部分中保持的數據，第二校正電路包括第二門電路和具有第二極性的第二電晶體，第二門電路由與時鐘同步地接受和保持輸入數據作為下拉控制信號的第二極性電晶體組成，而下拉控制信號被直接提供給第二電晶體的柵極並且第二電晶體在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據。
10.如權利要求9所述的數據保持電路，其中還提供保持數據校正電路，所述保持數據校正電路根據輸出數據、上拉控制信號和下拉控制信號控制數據保持部分中保持的數據。
11.如權利要求9所述的數據保持電路，其中第一校正電路包括第一附加門電路，第一附加門電路排列在第一門電路的前級並且由接受與時鐘同步的輸入數據的第一極性電晶體組成，第二校正電路包括第二附加門電路，第二附加門電路排列在第二門電路的前級並且由接受與時鐘同步的輸入數據的第二極性電晶體組成。
12.如權利要求9所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
13.如權利要求10所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
14.如權利要求11所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
15.一種數據保持電路，包括保持輸出數據的數據保持部分，與時鐘同步地接受和保持輸入數據作為上控控制信號並且在上拉控制信號是一個數值時上拉數據保持部分中保持的數據的上拉路徑，與時鐘同步地接受和保持輸入數據作為下拉控制信號並且在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據的下拉路徑，根據下拉控制信號和數據保持部分中保持的數據控制上拉控制信號的上拉校正電路，和根據上拉控制信號和數據保持部分中保持的數據控制下拉控制信號的下拉校正電路，其中配置上拉路徑，使得不出現上拉控制信號從另一個數值改變成一個數值的差錯，配置下拉路徑，使得不出現下拉控制信號從一個數值改變成另一個數值的差錯，配置上拉校正電路，使得在下拉控制信號或數據保持部分中保持的數據出現差錯時終止控制，配置下拉校正電路，使得在上拉控制信號或數據保持部分中保持的數據出現差錯時終止控制。
16.如權利要求15所述的數據保持電路，其中上拉路徑包括第一門電路和具有第一極性的第一電晶體，第一門電路由與時鐘同步地接受和保持輸入數據作為上拉控制信號的第一極性電晶體組成，而上拉控制信號被直接提供給第一電晶體的柵極並且第一電晶體在上拉控制信號是一個數值時上拉數據保持部分中保持的數據，下拉路徑包括第二門電路和具有第二極性的第二電晶體，第二門電路由與時鐘同步地接受和保持輸入數據作為下拉控制信號的第二極性電晶體組成，而下拉控制信號被直接提供給第二電晶體的柵極並且第二電晶體在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據。
17.如權利要求16所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
18.如權利要求16所述的數據保持電路，其中上拉校正電路被串聯在保持上拉控制信號的上拉結點和對應於一個數值的電源之間，並且包括至少兩個電晶體，下拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到上拉結點的2個電晶體中的至少一個是第一極性電晶體，2個電晶體在下拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在下拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時關閉，下拉校正電路被串聯在保持下拉控制信號的下拉結點和對應於另一個數值的電源之間，並且包括至少兩個電晶體，上拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到下拉結點的2個電晶體中的至少一個是第二極性電晶體，2個電晶體在上拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在上拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時關閉。
19.如權利要求18所述的數據保持電路，其中上拉校正電路被串聯在保持上拉控制信號的上拉結點和對應於另一個數值的電源之間，並且包括至少兩個電晶體，下拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到上拉結點的2個電晶體中的至少一個是第一極性電晶體，2個電晶體在下拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在下拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時關閉，下拉校正電路被串聯在保持下拉控制信號的下拉結點和對應於一個數值的電源之間，並且包括至少兩個電晶體，上拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到下拉結點的2個電晶體中的至少一個是第二極性電晶體，2個電晶體在上拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在上拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時關閉。
20.一種數據保持電路，包括與時鐘同步地接受和保持輸入數據並且輸出保持數據的數據保持部分，與時鐘同步地接受和保持輸入數據作為上拉控制信號，並且在上拉控制信號是一個數值時上拉數據保持部分中保持的數據的第一校正電路，與時鐘同步地接受和保持輸入數據作為下拉控制信號，並且在下拉控制信號是另一數值時下拉數據保持部分中保持的數據的第二校正電路，根據下拉控制信號和數據保持部分中保持的數據控制上拉控制信號的上拉校正電路，和根據上拉控制信號和數據保持部分中保持的數據控制下拉控制信號的下拉校正電路，其中配置第一校正電路，使得不出現上拉控制信號從另一個數值改變成一個數值的差錯，配置第二校正電路，使得不出現下拉控制信號從一個數值改變成另一個數值的差錯，配置上拉校正電路，使得在下拉控制信號或數據保持部分中保持的數據出現差錯時終止控制，配置下拉校正電路，使得在上拉控制信號或數據保持部分中保持的數據出現差錯時終止控制。
21.如權利要求20所述的數據保持電路，其中第一校正電路包括第一門電路和具有第一極性的第一電晶體，第一門電路由與時鐘同步地接受和保持輸入數據作為上拉控制信號的第一極性電晶體組成，而上拉控制信號被直接提供給第一電晶體的柵極並且第一電晶體在上拉控制信號是一個數值時上拉數據保持部分中保持的數據，第二校正電路包括第二門電路和具有第二極性的第二電晶體，第二門電路由與時鐘同步地接受和保持輸入數據作為下拉控制信號的第二極性電晶體組成，而下拉控制信號被直接提供給第二電晶體的柵極並且第二電晶體在下拉控制信號是另一個數值時下拉數據保持部分中保持的數據。
22.如權利要求21所述的數據保持電路，其中排列第一門電路的電晶體和第二電晶體，使得它們不相鄰，並且排列第二門電路的電晶體和第一電晶體，使得它們不鄰近。
23.如權利要求21所述的數據保持電路，其中上拉校正電路被串聯在保持上拉控制信號的上拉結點和對應於一個數值的電源之間，並且包括至少兩個電晶體，下拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到上拉結點的2個電晶體中的至少一個是第一極性電晶體，2個電晶體在下拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在下拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時關閉，下拉校正電路被串聯在保持下拉控制信號的下拉結點和對應於另一個數值的電源之間，並且包括至少兩個電晶體，上拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到下拉結點的2個電晶體中的至少一個是第二極性電晶體，2個電晶體在上拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在上拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時關閉。
24.如權利要求23所述的數據保持電路，其中上拉校正電路被串聯在保持上拉控制信號的上拉結點和對應於另一個數值的電源之間，並且包括至少兩個電晶體，下拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到上拉結點的2個電晶體中的至少一個是第一極性電晶體，2個電晶體在下拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在下拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時關閉，下拉校正電路被串聯在保持下拉控制信號的下拉結點和對應於一個數值的電源之間，並且包括至少兩個電晶體，上拉控制信號或數據保持部分中保持的數據被提供到電晶體的柵極，被連接到下拉結點的2個電晶體中的至少一個是第二極性電晶體，2個電晶體在上拉控制信號是一個數值並且數據保持部分中保持的數據對應於該數值時打開，並且在上拉控制信號是另一個數值並且數據保持部分中保持的數據對應於該數值時關閉。
25.一種數據保持電路，所述數據保持電路順序連接如權利要求1所述的數據保持電路，向前級的數據保持電路或後級的數據保持電路提供時鐘，並且向後級的數據保持電路或前級的數據保持電路提供反相時鐘。
26.一種數據保持電路，所述數據保持電路順序連接如權利要求8所述的數據保持電路，向前級的數據保持電路或後級的數據保持電路提供時鐘，並且向後級的數據保持電路或前級的數據保持電路提供反相時鐘。
27.一種數據保持電路，所述數據保持電路順序連接如權利要求15所述的數據保持電路，向前級的數據保持電路或後級的數據保持電路提供時鐘，並且向後級的數據保持電路或前級的數據保持電路提供反相時鐘。
28.一種數據保持電路，所述數據保持電路順序連接如權利要求20所述的數據保持電路，向前級的數據保持電路或後級的數據保持電路提供時鐘，並且向後級的數據保持電路或前級的數據保持電路提供反相時鐘。
全文摘要
公開了一種數據保持電路，其中即使出現軟差錯，也可以校正軟差錯，並且保持正常數值，該結構簡單並且允許高速操作。在這個電路中，當在輸出數據中出現軟差錯時，通過上拉路徑或下拉路徑校正軟差錯，並且當在上拉路徑或下拉路徑的數據中出現差錯時，防止上拉路徑中的差錯數據和下拉路徑中的差錯數據彼此影響，並且關閉校正功能，使得輸出數據不受影響。
文檔編號H03K19/0175GK1445786SQ0214906
公開日2003年10月1日 申請日期2002年11月20日 優先權日2002年3月19日
發明者有馬幸生, 山下高廣, 石橋孝一郎 申請人:株式會社半導體理工學研究中心